一种具有多层金属连线的半导体器件制造技术

本实用新型专利技术公开了一种具有多层金属连线的半导体器件，包括由下至上按序设置的半导体基底、第一介质层、第一SiN层、第二介质层和第二SiN层，还包括第一金属连线层和第二金属连线层，第一金属连线层嵌设于第一介质层之中，第二金属连线层嵌设于第一SiN层、第二介质层和第二SiN层之中；第一金属连线层的底端与半导体基底相连，顶端与第二金属连线层的底端相连，第二金属连线层的顶端至少部分外露于第二SiN层。通过低介电常数材料减少在导电线或元件间的寄生效应，通过SiN的高防水性阻挡水汽，可实现多层金属连线结构中对减少寄生效应和增加可靠性两个方面的兼顾。增加可靠性两个方面的兼顾。增加可靠性两个方面的兼顾。

【技术实现步骤摘要】
一种具有多层金属连线的半导体器件


[0001]本技术涉及半导体器件
，尤其涉及一种具有多层金属连线的半导体器件。

技术介绍

[0002]目前化合物半导体随着集成度增加，需要更多金属层导线用于器件互连；同时伴随着电子设备终端行业的发展需求，I/O端口增加的同时，芯片尺寸却要求越来越小，随着衍生出的先进封装技术中，同样需要在封装前利用RDL工艺进行I/O的重新布局以保证芯片的高集成度及可靠性。目前在砷化镓半导体器件中多以聚酰亚胺(polyimide)及金制造多层金属连线层的堆迭结构，但现有的多层金属堆迭结构存在导电线或元件间的寄生效应明显的问题或者产品在之后的使用环境受水汽等因素影响而失效的可靠性问题，两者难以兼顾。

技术实现思路

[0003]本技术的目的在于克服现有技术存在的不足，提供一种具有多层金属连线的半导体器件。
[0004]为了实现以上目的，本技术的技术方案为：
[0005]一种具有多层金属连线的半导体器件，其特征在于：包括由下至上按序设置的半导体基底、第一介质层、第一SiN层、第二介质层和第二SiN层，还包括第一金属连线层和第二金属连线层，第一金属连线层嵌设于第一介质层之中，第二金属连线层嵌设于第一SiN层、第二介质层和第二SiN层之中；第一金属连线层的底端与半导体基底相连，顶端与第二金属连线层的底端相连，第二金属连线层的顶端至少部分外露于第二SiN层。
[0006]其中，第二介质层的材料选用低介电常数的材料，例如PBO、BCB、PI中的至少一种。
[0007]可选的，所述第一SiN层和第二SiN层的厚度分别为200～800nm。
[0008]可选的，所述第二介质层的厚度为6～15μm。
[0009]可选的，所述第二介质层的厚度为8μm。
[0010]可选的，所述第二介质层的材料为PI、BCB或PBO。
[0011]可选的，所述第一SiN层和第二介质层设有通孔，所述第二金属连线层填充通孔并延伸至所述第二介质层表面，所述第二SiN层覆盖第二金属连线层和第二介质层并设有使所述第二金属连线层的顶端至少部分外露的外连口。
[0012]可选的，所述第二介质层包括上下叠层，其中下层的材料为PBO或PI，厚度为6～15μm；上层的材料为PBO或BCB，厚度为6～15μm。
[0013]可选的，所述第一SiN层和下层设有通孔，所述第二金属连线层填充通孔并延伸至所述下层的表面，所述上层覆盖第二金属连线层和下层，所述第二SiN层覆盖上层，所述上层和第二SiN层设有使所述第二金属连线层的顶端至少部分外露的外连口。
[0014]可选的，所述第一SiN层和第二SiN层还覆盖所述第一介质层和第二介质层的侧
壁。
[0015]可选的，所述半导体基底包括砷化镓基、氮化镓基、碳化硅基的衬底或外延片。
[0016]本技术的有益效果为：
[0017]采用不同介电质材料的复合叠层，通过低介电常数材料减少在导电线或元件间的寄生效应，通过SiN的高防水性阻挡水汽，可实现多层金属连线结构中对减少寄生效应和增加可靠性两个方面的兼顾。
附图说明
[0018]图1为实施例1的具有多层金属连线的半导体器件的结构示意图；
[0019]图2为图1中第二金属连线层的结构示意图；
[0020]图3为实施例2的具有多层金属连线的半导体器件的结构示意图。
具体实施方式
[0021]以下结合附图和具体实施例对本技术做进一步解释。本技术的各附图仅为示意以更容易了解本技术，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。
[0022]实施例1
[0023]参考图1，一种具有多层金属连线的半导体器件100，包括由下至上按序设置的半导体基底1、第一介质层2、第一SiN层3、第二介质层4和第二SiN层5，还包括第一金属连线层6和第二金属连线层7。第一金属连线层6嵌设于第一介质层2之中，第二金属连线层7嵌设于第一SiN层3、第二介质层4和第二SiN层5之中；第一金属连线层6的底端与半导体基底1相连，顶端与第二金属连线层7的底端相连，第二金属连线层7的顶端至少部分外露于第二SiN层5。其中第二介质层的材料是聚对苯撑苯并二恶唑(PBO)、苯并环丁烯(BCB)、聚酰亚胺(PI)等低介电常数材料，与SiN材料形成金属连线的复合层间介质层，在减少金属连线间的寄生效应的同时增加可靠性。
[0024]具体，第一SiN层3覆盖第一介质层2和第一金属连线层6的表面以起到隔离水汽等保护作用，第一SiN层3的厚度为200～800nm，例如400nm。第二介质层4设于第一SiN层3之上，厚度为6～15μm，例如8μm。第一SiN层3和第二介质层4分别设有位置对应、尺寸相同或不同的通孔3a、4a，通孔3a、4a对应于第一金属连线层6顶端，第二金属连线层7填充通孔3a、4a并延伸至第二介质层2表面，即通过通孔3a、4a与第一金属连线层6连接，并于第二介质层4表面形成布线图案。第二SiN层5覆盖第二金属连线层7和第二介质层4表面并设有使第二金属连线层7的顶端至少部分外露的外连口5a。第二SiN层5的厚度为200～800nm，例如400nm。第二SiN层5作为最外保护层阻挡水汽。
[0025]参考图2，第二金属连线层7可以采用例如电镀等工艺形成。此外，还可以在电镀之前采用溅射工艺沉积一层粘合层71，粘合层71可以为例如钛(Ti)、钛钨(TiW)、钽(Ta)、镍钒(NiV)、氮化钽(TaN)等以增加电镀金属与电介质材料之间的结合力，然后再溅射种子层72并进行电镀形成电镀层73，种子层72和电镀层73的材料包括金(Au)、铜(Cu)、铝(Al)中的一种或含有Au、Cu、Al中的一种的合金。
[0026]第一介质层2包括上下叠层，其中下层21和上层22的材料分别选择PBO、BCB、PI、SiN、SiO2等介质材料中的至少一种。下层21覆盖半导体基底1的表面以起到保护半导体基底1的作用，并设有通孔21a，第一金属连线层6填充通孔21a并延伸至下层21的表面形成布线图案，上层22覆盖第一金属连线层6和下层21并使第一金属连线层6的顶端至少部分外露以便于与第二金属连线层7连接。此外，第一金属连线层6也可以是柱状结构，上下贯穿第一介质层2。
[0027]上述第一SiN层3覆盖第一介质层2表面、第二SiN层5覆盖第二介质层4表面，是指覆盖包括顶面和侧面，避免了水汽从侧面进入金属连线结构造成的腐蚀。
[0028]半导体基底1包括含有一种或多种主动或被动元器件设计的砷化镓基、氮化镓基、碳化硅基的衬底或外延片等。
[0029]实施例2
[0030]参考图3，一种具有多层金属连线的半导体器件200，其半导体基底1、第一介质层2、第一金属连线层6和第一S本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有多层金属连线的半导体器件，其特征在于：包括由下至上按序设置的半导体基底、第一介质层、第一SiN层、第二介质层和第二SiN层，还包括第一金属连线层和第二金属连线层，第一金属连线层嵌设于第一介质层之中，第二金属连线层嵌设于第一SiN层、第二介质层和第二SiN层之中；第一金属连线层的底端与半导体基底相连，顶端与第二金属连线层的底端相连，第二金属连线层的顶端至少部分外露于第二SiN层。2.根据权利要求1所述的具有多层金属连线的半导体器件，其特征在于：所述第一SiN层和第二SiN层的厚度分别为200～800nm。3.根据权利要求1所述的具有多层金属连线的半导体器件，其特征在于：所述第二介质层的厚度为6～15μm。4.根据权利要求3所述的具有多层金属连线的半导体器件，其特征在于：所述第二介质层的厚度为8μm。5.根据权利要求1所述的具有多层金属连线的半导体器件，其特征在于：所述第二介质层的材料为PI、BCB或PBO。6.根据权利要求5所述的具有多层金属连线的半导体器件，其特征在于：所述第一SiN层和第二介质层设有通孔，所述第二金...

【专利技术属性】
技术研发人员：武吉龙，林科闯，郭佳衢，邱宗德，高谷信一郎，
申请(专利权)人：厦门市三安集成电路有限公司，
类型：新型
国别省市：