串行数据输入系统技术方案

本发明专利技术提供一种串行数据输入系统，能够抑制消耗电流的增加以及电源噪声的增加，并且，能够容易地实施时钟偏移的防止对策。包括：移位寄存器（３１），其对被串行传输的显示数据与时钟（ＳＣＬ）同步进行移位；数据输入时钟计数器（４０），其对时钟（ＳＣＬ）进行计数，在该计数次数变为（８、１６、２４）时，输出对应的时钟计数信号（ＢＩＴ８、ＢＩＴ１６、ＢＩＴ２４）；和寄存器（３２Ａ、３２Ｂ、３２Ｃ），其根据时钟计数信号（ＢＩＴ８、ＢＩＴ１６、ＢＩＴ２４），并行地一并存储在移位寄存器（３１）中所保持的数据。

【技术实现步骤摘要】

本专利技术涉及一种输入并保持从外部电路串行传输而来的数据的串行(serial)数据输入系统。
技术介绍
以往，在数码相机等中具备串行数据输入系统，用于输入并保持从微型计算机等的外部电路串行传输而来的显示数据。图12是这类串行数据输入系统的框图。该串行数据输入系统包括接口电路10和串行数据输入寄存器20。从微型计算机对接口电路10输入与时钟CL同步被串行传输的数据DI(显示数据SDI以及在该显示数据SDI之前与时钟CL同步被串行传输的8位地址数据A0～A7)、时钟CL以及芯片使能(chip enable)信号CE。然后，仅在上述地址数据A0～A7与接口电路10内预先存储的IC固有地址数据一致的情况下，原样输出所述显示数据SDI以及时钟CL。下面，将从接口电路10输出的时钟CL称作时钟SCL。串行数据输入寄存器20，与从接口电路10输出的时钟SCL同步，对从接口电路10输出的显示数据SDI进行移位。该串行数据输入寄存器20如图13所示，通过串行连接分别由8个D-FF电路(延迟触发电路)构成的4个移位寄存器组21、22、23、24而构成。而且，对所有的D-FF电路施加了时钟SCL。参照图14的时序图，对上述的串行数据输入系统的动作进行说明。如果从微型计算机串行传输而来的地址数据A0～A7与IC固有地址数据一致，并且，芯片使能信号CE上升为高电平(high)，则从接口电路10输出时钟SCL，与该时钟SCL的上升沿同步，32位的显示数据D0～D31顺次输入到串行数据输入寄存器20的移位寄存器组21～24，被移位。SD31～SD0是被保持在构成移位寄存器组21～24的各D-FF电路的Q端子中的输出数据。这样，32位的显示数据D0～D31被输入到串行数据输入寄存器20。关于接口电路10，记载于专利文献1中。专利文献1特开2005-94694号公报但是，在串行数据输入寄存器20中，由于4个移位寄存器组21、22、23、24串行连接，对所有的D-FF电路施加时钟SCL，所以，如果显示数据D0～D31被串行输入，则会导致在时钟SCL的每一个时钟，所有的D-FF电路中会流过数据更新用的贯通电流。因此，串行数据输入寄存器20的位数(D-FF电路的数量)越多，在各D-FF电路的电源-地之间流过的贯通电流越会增加，结果，产生了系统整体的消耗功率增加的问题。而且，如果这样的贯通电流增加，则由于电源噪声也会增加，所以，为了EMC对策需要花费大量的劳力。并且，如果串行数据输入寄存器20的位数增加，则由于配置在IC芯片上的D-FF电路的数量增加，连接各D-FF电路之间的布线也增加，所以，容易在对各D-FF电路输入的时钟SCL之间产生延迟时间之差，存在D-FF电路会错误动作的可能性。因此，为了防止时钟偏移(clockskew)需要花费大量的时间。
技术实现思路
本专利技术正是鉴于上述问题而提出的。本专利技术的串行数据输入系统，其特征在于，具备第一寄存器，其对被串行传输的数据与时钟同步进行移位；时钟计数器，其对所述时钟进行计数，在变为第一计数次数时输出第一时钟计数信号；和第二寄存器，其根据所述第一时钟计数信号，并行地一并存储被所述第一寄存器移位、且保持的数据。根据本专利技术的串行数据输入系统，即使通过一次串行传输而输入的数据的位数增加，由于在串行数据输入中，总是与时钟同步而动作的寄存器只有第一寄存器，所以，可以抑制消耗电流的增加以及电源噪声的增加。而且，由于对时钟偏移的防止对策而言，也是只要将重点放置到总是输入时钟的第一寄存器即可，所以，可以削减该对策所花费的时间。并且，由于通过时钟计数器对时钟数量进行计数，所以，还可以检测数据传输错误。附图说明图1是本专利技术第一实施方式所涉及的串行数据输入系统的框图。图2是图1的接口电路的电路图。图3是图1的串行数据输入寄存器的电路图。图4是本专利技术第一实施方式所涉及的串行数据输入系统的动作时序图。图5是本专利技术第二实施方式所涉及的串行数据输入系统的框图。图6是图5的串行数据输入寄存器的电路图。图7是本专利技术第二实施方式所涉及的串行数据输入系统的动作时序图。图8是本专利技术第三实施方式所涉及的串行数据输入系统的框图。图9是图8的寄存器时钟产生电路的电路图。图10是本专利技术第三实施方式所涉及的串行数据输入系统的第一动作时序图。图11是本专利技术第三实施方式所涉及的串行数据输入系统的第二动作时序图。图12是以往例所涉及的串行数据输入系统的框图。图13是图12的串行数据输入寄存器的电路图。图14是以往例所涉及的串行数据输入系统的动作时序图。图中10-接口电路，11-AND电路，12-数据寄存器时钟输出电路，13-CCB地址寄存器，14-CCB地址译码器，15-芯片使能检测电路，15A-延迟电路，15B-反相器，15C-OR电路，15D-AND电路，16-地址对照信号寄存器，20-串行数据输入寄存器，21～24-移位寄存器组，30-串行数据输入寄存器，31-移位寄存器，32A、32B、32C-寄存器，33-反相器，34A、34B、34C-AND电路，40-数据输入时钟计数器，50-串行数据输入寄存器，51-移位寄存器，52A、52B、52C-寄存器，53-锁存脉冲产生电路，53A-延迟电路，53B-反相器，53C-NOR电路，54A、54B、54C-AND电路，60-显示数据寄存器，70-控制数据寄存器，80-寄存器时钟产生电路，81-脉冲产生电路，81A-延迟电路，81B-反相器，81C-NOR电路，82、83-AND电路，A0～A7-地址数据，BIT08、BIT16、BIT24-时钟计数信号，BIT20、BIT28-时钟计数信号，CE-芯片使能信号，CL-时钟，D0～D31-显示数据，DI-数据，EN-使能信号，ENDP-脉冲信号，LCK20、LCK28-寄存器时钟信号，SCLP-锁存脉冲信号，SCL-时钟，SDI-显示数据。具体实施例方式下面，对本专利技术第一实施方式所涉及的串行数据输入系统进行说明。图1是该串行数据输入系统的框图。串行数据输入系统具备接口电路10、串行数据输入寄存器30以及数据输入时钟计数器40。与图12的接口电路10基本相同，从微型计算机对接口电路10输入与时钟CL同步被串行传输的数据DI(显示数据SDI以及在该显示数据SDI之前与时钟CL同步被串行传输的8位地址数据A0～A7)、时钟CL以及芯片使能信号CE。而且，仅在所述地址数据A0～A7与接口电路10内预先存储的IC固有地址数据一致时，接口电路10原样地输出所述显示数据SDI以及时钟CL。以下，将从接口电路10输出的时钟CL称作时钟SCL。该接口电路10的具体电路结构如图2所示，具备CCB地址寄存器13(CCB或Computer Control Bus的简称)，其取入与时钟SCL同步被串行传输而来的地址数据A0～A7，对该地址数据进行保持；CCB地址译码器14，其对CCB地址寄存器13所保持的地址数据A0～A7进行解码，并对照该解码后的地址数据A0～A7与预先设定在IC中的IC固有地址是否一致，来产生地址对照信号(被对照时成为高电平的信号)；芯片使能检测电路15，其检测出芯片使能信号CE的上升沿以及下降沿；由触发器构成的地址对照信号寄存器16，所述触发器与本文档来自技高网...

【技术保护点】
一种串行数据输入系统，具备：第一寄存器，其与时钟同步对被串行传输的数据进行移位；　时钟计数器，其对所述时钟进行计数，在变为第一计数次数时输出第一时钟计数信号；和第二寄存器，其根据所述第一时钟计数信号，并行地一并存储被 所述第一寄存器移位、且保持的数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：德永哲也，新井启之，木村毅，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]