PWM信号生成器电路及相关集成电路制造技术

本公开的实施例涉及PWM信号生成器电路及相关集成电路。一种PWM信号生成器电路包括多相时钟生成器与时钟切换电路，该多相时钟生成器生成多个n个相移时钟相位，该多个n个相移时钟相位具有相同时钟周期、并且相移了对应于时钟周期的分数1/n的时间。针对每个接通持续时间，PWM信号生成器电路确定第一整数数目和第二整数数目，并且针对每个关断持续时间，确定第三整数数目和第四整数数目。在各种实施例中，PWM信号生成器电路被配置为接收多个时钟相位φ

【技术实现步骤摘要】
PWM信号生成器电路及相关集成电路
本说明书的实施例涉及用于生成脉冲宽度调制(PWM)信号的解决方案。
技术介绍
通常，如图1所示，PWM信号是具有给定开关周期TSW的周期性信号，其中PWM信号被设置为针对给定接通持续时间TON为高，以及针对给定关断持续时间TOFF为低，其中：TSW＝TON+TOFF。(1)而且，通常定义PWM信号的占空比D，其中D＝TON/TSW。可以在各种模式中生成这种PWM信号。例如，如图1所示，最简单的解决方案中的一个解决方案是基于振荡器电路以及计数器的，该振荡器电路生成时钟信号CLK，以及该计数器被配置为响应于时钟信号CLK而增加计数值。因此，通过使用比较器电路，可以例如根据通过计数器所提供的计数值来生成PWM信号(例如，通过比较计数值与给定阈值，该给定阈值例如指示接通持续时间TON和开关周期TSW)。然而，在这种(数字)实现方式中，PWM信号的准确度和分辨率受时钟信号CLK的时钟周期TCLK(采样频率)的限制。而且，随着增加时钟频率fCLK＝1/TCLK，开关损耗也将会增加。然而，在许多应用中，高分辨率的PWM信号是必需的或非常优选的。例如，如前所述，PWM信号可以用于许多应用，以控制电压或电流的平均值，诸如用于无线电池充电器、开关模式功率转换器、电机控制和照明。例如，在这种应用中，半桥或全桥可以用于驱动通常包括一个或多个电感器和电容组成的谐振回路，其中半桥或全桥的电子开关借助于PWM信号来驱动。为了使设备小型化，可以使用较小电感器，从而导致工作频率较高。因此，通常应当提供具有高精度分辨率的高频调制波形PWM信号，以便将功耗保持处于可接受值处。例如，在开关电源中，输出电压通常与PWM占空比成正比。对占空比的调整越小，对输出的最终改变就越小，即，对输出电压的更精确控制准许实现更好的准确度水平和系统稳定性。而且，使输出电压纹波最小意指降低噪声水平。用于生成PWM信号(特别是高分辨率(HR)PWM信号)的备选解决方案基于使用多个时钟相位，即，具有相同频率的相移时钟信号。例如，图2示出了用于经由延迟锁定环(DLL)生成多个时钟相位φ0..φn的可能电路。具体地，在所考虑的示例中，由振荡器OSC所生成的时钟信号CLK被馈送到多个(相同)延迟级DU1..DUn的级联。具体地，在所考虑的示例中，第一相位φ0与时钟信号CLK相对应，而其他相位φ1..φn与延迟级DU1..DUn的输出信号相对应。在所考虑的示例中，延迟级DU1..DUn中的每个延迟级具有根据(电压或电流)控制信号CTRL而可编程/可设置的延迟TDU。例如，具有可变延迟的这种延迟级DU可以使用偶数个反相器来实现，其中反相器中的一个或多个反相器对连接到反相器的输出的诸如寄生电容相应电容进行充电。在这种情况下，控制信号CTRL可以指示由反相器所提供的用于对相应电容进行充电的电流，从而使直到随后反相器切换为止的时间发生变化。在所考虑的示例中，最后一个相位φn(相对于时钟信号CLK具有给定延迟TD＝n·TDU)和时钟信号CLK被提供给相位检测器PD。相位检测器PD的输出被馈送到具有至少I(积分)部件的调节器CP(诸如电荷泵)，其中调节器CP在输出处提供控制信号CTRL。可选地，控制信号CTRL可以通过环路滤波器LF传递。因此，本质上讲，由块PD/CP/LF所实现的负反馈回路在时间上使最后一个相位φn与时钟信号CLK同步。如果延迟单元DU相同，则所有时钟相位φ1..φn将具有相同频率fCLK，但是相对于前一相位相移了延迟TDU＝TCLK/n。这样的多个时钟相位也可以通过锁相环(PLL)提供，该锁相环包括压控振荡器(VCO)，该压控振荡器包括具有多个延迟级的环形振荡器，其中PLL被锁定到时钟信号CLK的频率。此外，在这种情况下，PLL的锁定可以通过使延迟级所引入的延迟发生变化，例如，通过经由偏置电路使实现这种延迟级的反相器级所提供的电流发生变化，直到VCO的输出处的振荡器信号与时钟信号CLK相对应为止来获得。因此，VCO的每个延迟级可以提供相应时钟相位，其被相移了时钟信号CLK的周期的给定分数。例如，图3示出了在n＝17的情况下相位φ1..φ16的示例性波形，其中图中未示出最后一个相位φ17＝φ0＝CLK。因而，如图4所示，虽然计数器和相应比较器电路可以提供粗略PWM信号(具有时钟信号CLK的多个k时钟循环)，但是可以使用附加时钟相位φ1..φn来对粗略PWM信号添加微调，这本质上准许将时钟信号CLK的分数TDU添加到粗略PWM信号。例如，文献US7,206,343B2中描述了这种解决方案，为此，其内容通过引用并入本文。例如，分数可以通过以下方式添加到粗略PWM信号：例如通过使用一个或多个逻辑(例如，OR)门，直接组合具有给定选定时钟相位φ的粗略PWM信号，或如文献US7,206,343B2中所述，通过附加延迟级使得粗略PWM信号间接地传递、并且例如经由逻辑(例如，OR)门将粗略PWM信号与延迟PWM信号组合，其中附加延迟级引入了与延迟级DU1..DUn相同的延迟TDU，例如，通过使用与延迟级DU1..DUn相同的控制信号CTRL偏置附加延迟级。因此，假设计数器(和相应比较器电路)提供具有开关周期TSW＝i·TCLK和接通持续时间TON＝k·TCLK(0≤k≤i)的粗略PWM信号，则最终PWM信号可以具有开关周期TSW＝i·TCLK和接通持续时间TON＝k·TCLK+l·TCLK/n(0≤l<n)。因此，可以通过设置参数k和l的整数值来选择PWM信号的接通持续时间TON。因此，本质上讲，使用附加DLL或PLL准许以较高精度使接通持续时间TON发生变化(或一般而言，使占空比D发生变化)，同时开关周期TSW保持恒定。
技术实现思路
考虑到前述内容，本公开的各种实施例提供了用于生成PWM信号的解决方案。根据本公开的一方面，提供了一种脉宽调制PWM信号生成器电路，包括：多相时钟生成器，被配置为生成给定数目n个相移时钟相位，给定数目n个相移时钟相位具有相同的时钟周期、并且被相移了对应于时钟周期的分数1/n的时间，PWM信号生成器电路被配置为：生成PWM信号，PWM信号具有给定开关持续时间，给定开关持续时间包括接通持续时间和关断持续时间；针对每个接通持续时间，确定第一整数数目和第二整数数目，第一整数数目指示接通持续时间的时钟周期的整数数目，以及第二整数数目指示附加于接通持续时间的时钟周期的整数数目的、接通持续时间的时钟周期的分数1/n的整数数目；以及针对每个关断持续时间，确定第三整数数目和第四整数数目，第三整数数目指示关断持续时间的时钟周期的整数数目、或开关持续时间的时钟周期的整数数目，以及第四整数数目指示附加于关断持续时间的时钟周期的整数数目的、关断持续时间的时钟周期的分数1/n的整数数目；以及时钟切换电路，被配置为通过基于选择信号来选择相移时钟相位中的一个相移时钟相位作为计时器时钟信号，来生成计时器时钟信本文档来自技高网...

【技术保护点】
1.一种脉宽调制PWM信号生成器电路，其特征在于，包括：/n多相时钟生成器，被配置为生成给定数目n个相移时钟相位，所述给定数目n个相移时钟相位具有相同的时钟周期、并且被相移了对应于所述时钟周期的分数1/n的时间，所述PWM信号生成器电路被配置为：/n生成PWM信号，所述PWM信号具有给定开关持续时间，所述给定开关持续时间包括接通持续时间和关断持续时间；/n针对每个接通持续时间，确定第一整数数目和第二整数数目，所述第一整数数目指示所述接通持续时间的时钟周期的整数数目，以及所述第二整数数目指示附加于所述接通持续时间的时钟周期的所述整数数目的、所述接通持续时间的所述时钟周期的所述分数1/n的整数数目；以及/n针对每个关断持续时间，确定第三整数数目和第四整数数目，所述第三整数数目指示所述关断持续时间的时钟周期的整数数目、或所述开关持续时间的时钟周期的整数数目，以及所述第四整数数目指示附加于所述关断持续时间的时钟周期的所述整数数目的、所述关断持续时间的所述时钟周期的所述分数1/n的整数数目；以及/n时钟切换电路，被配置为通过基于选择信号来选择所述相移时钟相位中的一个相移时钟相位作为计时器时钟信号，来生成所述计时器时钟信号。/n...

【技术特征摘要】
20191029 IT 1020190000199101.一种脉宽调制PWM信号生成器电路，其特征在于，包括：
多相时钟生成器，被配置为生成给定数目n个相移时钟相位，所述给定数目n个相移时钟相位具有相同的时钟周期、并且被相移了对应于所述时钟周期的分数1/n的时间，所述PWM信号生成器电路被配置为：
生成PWM信号，所述PWM信号具有给定开关持续时间，所述给定开关持续时间包括接通持续时间和关断持续时间；
针对每个接通持续时间，确定第一整数数目和第二整数数目，所述第一整数数目指示所述接通持续时间的时钟周期的整数数目，以及所述第二整数数目指示附加于所述接通持续时间的时钟周期的所述整数数目的、所述接通持续时间的所述时钟周期的所述分数1/n的整数数目；以及
针对每个关断持续时间，确定第三整数数目和第四整数数目，所述第三整数数目指示所述关断持续时间的时钟周期的整数数目、或所述开关持续时间的时钟周期的整数数目，以及所述第四整数数目指示附加于所述关断持续时间的时钟周期的所述整数数目的、所述关断持续时间的所述时钟周期的所述分数1/n的整数数目；以及
时钟切换电路，被配置为通过基于选择信号来选择所述相移时钟相位中的一个相移时钟相位作为计时器时钟信号，来生成所述计时器时钟信号。


2.根据权利要求1所述的PWM信号生成器电路，其特征在于，还包括：
计时器电路，包括一个或多个计数器和一个或多个比较器，所述计时器电路被配置为：
在所述接通持续时间期间，响应于所述计时器时钟信号而使第一计数值发生变化，并且在所述第一计数值达到所述第一整数数目时生成第一触发；以及
在所述关断持续时间期间，响应于所述计时器时钟信号而使第二计数值发生变化，并且在所述第二计数值达到所述第三整数数目时生成第二触发；
相位累加器电路，被配置为通过以下项生成所述选择信号：
在所述接通持续时间期间，将所述选择信号增加所述第二整数数目，以及
在所述关断持续时间期间，将所述选择信号增加所述第四整数数目；以及
触发电路，被配置为：
响应于所述第一触发，将所述PWM信号设置为低，以及
响应于所述第二触发，将所述PWM信号设置为高。


3.根据权利要求2所述的PWM信号生成器电路，其特征在于，被配置为在输入处接收所述第一整数数目、和所述第二整数数目以及所述第三整数数目和所述第四整数数目。


4.根据权利要求2所述的PWM信号生成器电路，其特征在于，被配置为：
在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第一计数值增加二；以及
在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，针对所述计时器时钟的单个时钟周期，将所述第二计数值增加二。


5.根据权利要求2所述的PWM信号生成器电路，其特征在于，被配置为：
在所述接通持续时间期间，确定所述第二整数数目是否小于n/2，并且响应于确定所述第二整数数目小于n/2，将所述第一整数数目减小1；以及
在所述关断持续时间期间，确定所述第四整数数目是否小于n/2，并且响应于确定所述第四整数数目小于n/2，将所述第三整数数目减小1。


6.根据权利要求2所述的PWM信号生成器电路，其特征在于，所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述关断持续时间的时钟周期的所述整数数目，并且所述单个计数器在每个接通持续时间和每个关断持续时间的开始处被重置。


7.根据权利要求2所述的PWM信号生成器电路，其特征在于，所述计时器电路包括单个计数器，所述单个计数器被配置为生成所述第一计数值和所述第二计数值，并且其中所述第三整数数目指示所述开关持续时间的时钟周期的所述整数数目，并且所述单个计数器仅在每个接通持续时间的开始处被重置。


8.根据权利要求2所述的PWM信号生成器电路，其特征在于，所述相位累加器电路被配置为通过以下项生成所述选择信号：
响应于所述第一触发，将所述选择信号增加所述第二整数数目，以及
响应于所述第二触发，将所述选择信号增加所述第四整数数目。


9.根据权利要求2所述的PWM信号生成器电路，其特征在于，所述时钟切换电路包括：
针对所述相移时钟相位中的每个相移时钟相位的相应的传...

【专利技术属性】
技术研发人员：D·特里波蒂，L·朱萨尼，S·L·达拉·斯泰拉，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利;IT