一种SHA-less流水线ADC采样时刻误差校准系统及方法技术方案

本发明专利技术公开一种SHA

【技术实现步骤摘要】
一种SHA
‑
less流水线ADC采样时刻误差校准系统及方法


[0001]本专利技术涉及模拟数字转换
，特别涉及一种SHA
‑
less流水线ADC采样时刻误差校准系统及方法。

技术介绍

[0002]近年来，随着社会信息技术的发展，在无线通信、高精度仪器仪表和信息传输等领域对于高速高精度ADC的要求越来越高。流水线ADC在速度、精度和功耗方面有着较好的折中，所以在高速高精度的场合应用广泛。
[0003]已有研究表明，采用无前端采样保持(SHA
‑
less)电路，是功耗最低的流水线结构。然而SHA
‑
less流水线ADC有一个固有的缺点，就是sub
‑
ADC的采样电路和MDAC的采样电路之间的采样时刻偏差。这是由于在SHA
‑
less结构的流水线中，sub
‑
ADC和MDAC的采样网络需要同时采样动态的输入信号，因为时钟产生电路导致的误差，以及两个RC采样网络的不匹配，两者的采样结果会出现一定的偏差，这个偏差可以等效为比较器的失调电压，但这是一个动态的失调，它正比于时钟偏差量和输入信号的频率。在高频应用时，这个误差将会急剧增大，当总的误差电压超过冗余校正算法的可校正电压范围的时候，就会导致误码，从而导致ADC的转换精度急剧下降。
[0004]2007年，Pingli Huang等人在《A Gradient
‑
Based Algorithm for Sampling Clock Skew Calibration of SHA
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less Pipeline ADCs》论文中提出了用两个额外的比较器检测溢出的误差电压，进而产生控制码来调节延时线的校准方法。但是这种检测方法只能检测出是否有误差电压，而不能检测出误差电压的大小，即检测精度和校准速度有限。

技术实现思路

[0005]本专利技术的目的在于提供一种SHA
‑
less流水线ADC采样时刻误差校准系统及方法，其校准精度高，且对于高频模拟信号可以有更高的校准精度和更短的校正时间。
[0006]为解决上述技术问题，本专利技术提供了一种SHA
‑
less流水线ADC采样时刻误差校准系统，包括时钟产生模块、N个流水级模块、数字码错位相加模块、误差校准模块；
[0007]所述时钟产生模块输入端连接外部时钟信号，输出端连接N个流水级模块，用于将外部时钟信号转化为N个流水级模块所需的时钟信号；
[0008]所述N个流水级模块级联，在时钟信号的控制下，将外部输入的模拟信号转化成N个流水级的数字输出信号，并传递给所述数字码错位相加模块；
[0009]所述数字码错位相加模块，将N个流水级模块的数字输出信号进行复合，产生SHA
‑
less流水线ADC的最终数字输出信号；
[0010]所述误差校准模块，校准SHA
‑
less流水线ADC中第一流水级sub
‑
ADC与MDAC之间的采样时刻误差。
[0011]可选的，N个流水级模块包括第一流水级、第二流水级、第三流水级和第四流水级；每个流水级模块分别由sub
‑
ADC和MDAC组成；其中，
[0012]第一流水级是带溢出检测位的MDAC，且采用摆幅缩减技术，即第一流水级的余差输出范围为
±
1/4Vref；第二流水级的输入范围为
±
Vref，即第二流水级sub
‑
ADC中比较器的数目加倍。
[0013]可选的，所述误差校准模块包括误差检测单元和延时线校准单元；
[0014]所述误差检测单元的输入端连接于第二流水级的数字码输出，输出端连接于所述延时线校准单元；所述误差检测单元用于对第一流水级sub
‑
ADC与MDAC之间的采样时刻误差进行检测，并传递控制信号给延时线校准单元；
[0015]所述延时线校准单元输入端连接于所述时钟产生模块，输出端连接于第一流水级，用于调整所述时钟产生模块输出的时钟信号的相位，并将调整后的时钟信号传递给第一流水级，从而实现对第一流水级sub
‑
ADC与MDAC之间的采样时刻误差的校准。
[0016]可选的，所述误差检测单元包括计数器、累加器、比较器和控制字编码器，其中；
[0017]所述计数器和所述累加器的输入端均连接第二流水级的数字码输出，输出端均连接比较器；所述计数器用于计数误差码的个数M，所述累加器用于累加误差码权重之和SUM，并将计数和累加的结果传递给所述比较器；
[0018]所述比较器的输出端连接所述控制字编码器，用于比较相邻两次M个误差码的权重之和，根据比较结果产生二进制控制字并传递给所述控制字编码器。
[0019]所述控制字编码器的输出端连接于所述延时线校准单元，将比较器产生的二进制控制字编码并传递给延时线校准单元。
[0020]可选的，所述延时线校准单元包括sub
‑
ADC与MDAC两条路径的延时模块，两个延时模块的第一输入端连接于所述时钟产生模块，第二输入端连接于所述控制字编码器，输出端分别连接于第一流水级的sub
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ADC与MDAC，用于在所述控制字编码器的控制下调节时钟信号的延时。
[0021]本专利技术还提供了一种SHA
‑
less流水线ADC采样时刻误差校准方法，包括：
[0022]步骤1、初始化控制字编码器的输出值以及延时线校准单元的延时；
[0023]步骤2、累加器累加M个误差码的权重之和，得到SUM
n
‑1；
[0024]步骤3、假设一个控制字的首次变化方向，即延时线校准单元的首次变化方向，累加器累加下一轮M个误差码的权重之和，得到SUM
n
；
[0025]步骤4、比较SUM
n
‑1与SUM
n
的大小，若SUM
n
变小或者不变，则本次控制字变化方向与上一次控制字变化方向相同；若SUM
n
变大，则本次控制字变化方向与上一次控制字变化方向相反；
[0026]步骤5、SUM
n
值每更新一次，控制字就变化一次，即延时线就调整一次；
[0027]步骤6、经过多次迭代后，采样时刻误差趋于零，无误差码出现，SUM
n
不再更新，控制字也不再更新，即延时线不再调整；此时sub
‑
ADC的采样时刻即为最佳值，校准完成；
[0028]步骤7、如果因为外界环境变化，采样时刻又出现偏差，误差码再次出现，校准模块立马就会被再次激活。
[0029]与现有技术相比，本专利技术的有益之处在于：
[0030](1)本专利技术提供的用于SHA
‑
less流水线ADC第一流本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SHA
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less流水线ADC采样时刻误差校准系统，其特征在于，包括时钟产生模块、N个流水级模块、数字码错位相加模块、误差校准模块；所述时钟产生模块输入端连接外部时钟信号，输出端连接N个流水级模块，用于将外部时钟信号转化为N个流水级模块所需的时钟信号；所述N个流水级模块级联，在时钟信号的控制下，将外部输入的模拟信号转化成N个流水级的数字输出信号，并传递给所述数字码错位相加模块；所述数字码错位相加模块，将N个流水级模块的数字输出信号进行复合，产生SHA
‑
less流水线ADC的最终数字输出信号；所述误差校准模块，校准SHA
‑
less流水线ADC中第一流水级sub
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ADC与MDAC之间的采样时刻误差。2.如权利要求1所述的SHA
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less流水线ADC采样时刻误差校准系统，其特征在于，N个流水级模块包括第一流水级、第二流水级、第三流水级和第四流水级；每个流水级模块分别由sub
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ADC和MDAC组成；其中，第一流水级是带溢出检测位的MDAC，且采用摆幅缩减技术，即第一流水级的余差输出范围为
±
1/4Vref；第二流水级的输入范围为
±
Vref，即第二流水级sub
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ADC中比较器的数目加倍。3.如权利要求2所述的SHA
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less流水线ADC采样时刻误差校准系统，其特征在于，所述误差校准模块包括误差检测单元和延时线校准单元；所述误差检测单元的输入端连接于第二流水级的数字码输出，输出端连接于所述延时线校准单元；所述误差检测单元用于对第一流水级sub
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ADC与MDAC之间的采样时刻误差进行检测，并传递控制信号给延时线校准单元；所述延时线校准单元输入端连接于所述时钟产生模块，输出端连接于第一流水级，用于调整所述时钟产生模块输出的时钟信号的相位，并将调整后的时钟信号传递给第一流水级，从而实现对第一流水级sub
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ADC与MDAC之间的采样时刻误差的校准。4.如权利要求3所述的SHA
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less流水线ADC采样时刻误差校准系统，其特征在于，所述误差检测单元...

【专利技术属性】
技术研发人员：薛颜，叶明远，邵杰，何秋秀，任凤霞，梁思思，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：