一种高速ADC中比较器偏移量的校准装置及方法制造方法及图纸

本发明专利技术公开了一种高速ADC中比较器偏移量的校准装置及方法，包括offset校准模块、电容阵列、传输门、比较器latch、前置放大电路和校准失调接通电路；校准失调接通电路与比较器的第一输入端连接；传输门与比较器的第二输入端连接；前置放大电路用于放大第一输入端输入信号与第二输入端输入信号的差值信号；电容阵列与前置放大电路的输出端连接；比较器latc用于将放大信号和电容阵列输出的信号进行比较输出以获取输出结果；Offset校准模块用于根据输出结果和差分SAR逻辑控制程序控制电容阵列中每位电容的接入方式。本发明专利技术在提高高速ADC速度的同时，降低比较器的偏移量。降低比较器的偏移量。降低比较器的偏移量。

【技术实现步骤摘要】
一种高速ADC中比较器偏移量的校准装置及方法


[0001]本专利技术涉及比较器偏移量校准
，特别是涉及一种高速ADC中比较器偏移量的校准装置及方法。

技术介绍

[0002]在当今的高速ADC中，由于考虑到功耗和面积，越来越多的高速ADC都没有像传统高速ADC一样采用专门的采样保持电路(SHA)，因此比较器偏移的可用冗余变小。又因为考虑到高速ADC的速度，所以需要将比较器的输入晶体管尺寸做到足够小以此来减小寄生提高速度，一般采用对应工艺的最小尺寸，而晶体管尺寸越小，失配越大，这样会造成比较器输入偏移量非常大。

技术实现思路

[0003]本专利技术的目的是提供一种高速ADC中比较器偏移量的校准装置及方法，在提高高速ADC速度的同时，降低比较器的偏移量。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种高速ADC中比较器偏移量的校准装置，包括offset校准模块和电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；所述offset校准模块内置差分SAR逻辑控制程序；
[0006]所述高速ADC中的比较器包括传输门、比较器latch、前置放大电路和校准失调接通电路；所述校准失调接通电路的输出端与所述比较器的第一输入端连接；所述传输门的输出端与所述比较器的第二输入端连接；其中，所述比较器latc的输出端为所述比较器的输出端；
[0007]所述前置放大电路用于放大差值信号以得到放大信号；所述差值信号为所述第一输入端输入的信号与所述第二输入端输入的信号的差值；
[0008]所述电容阵列与所述前置放大电路的输出端连接；所述比较器latc用于将所述前置放大电路输出的放大信号和所述电容阵列输出的信号进行比较输出，以获取所述比较器的输出结果；
[0009]所述Offset校准模块用于根据所述输出结果和所述差分SAR逻辑控制程序，控制所述电容阵列中每位电容的接入方式。
[0010]可选的，一个所述电容的一端为pmos管的源极、漏极以及衬体共同的连接端，一个所述电容的一端为pmos管的栅极。
[0011]可选的，所述电容阵列为二进制加权负载电容阵列。
[0012]可选的，所述电容阵列为4位二进制加权负载电容阵列。
[0013]可选的，所述校准失调接通电路用于将所述比较器的第一输入端短接。
[0014]可选的，所述比较器的第一输入端还与采样电容的一端连接；所述采样电路的另一端与差分信号连接。
[0015]可选的，所述传输门的输入端与基准电压连接。
[0016]可选的，所述高速ADC为高速pipelineADC；所述比较器为于动态比较器。
[0017]一种高速ADC中比较器偏移量的校准方法，包括：
[0018]建立一个电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；
[0019]将所述电容阵列的输出端连接至比较器的前置放大电路的输出端；
[0020]建立offset校准模块；所述offset校准模块内置差分SAR逻辑控制程序；
[0021]校准时，采用所述offset校准模块确定所述电容阵列中每位电容的接入方式，以确定所述比较器的时序控制。
[0022]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0023]为了恢复比较器第一阶段输入晶体管的不匹配和非理想冗余范围，需要采用偏移校准电路来校正比较器的偏移误差。本专利技术提供了一种高速ADC中比较器偏移量的校准装置及方法。本专利技术考虑到高速ADC的速度，所以需要将比较器的输入晶体管尺寸做到足够小，这样才可以获得很小的输入寄生来提高速度，但是会造成每个比较器的偏移量非常大，因此在每一个前置放大比较器的输出端放置有一个4位二进制加权负载电容阵列，该电容阵列采用的是pmos晶体管直接构成的电容，通过校准SAR逻辑改变它们的等效偏移量。显然，本专利技术在提高高速ADC速度的同时，降低比较器的偏移量。
附图说明
[0024]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0025]图1为本专利技术高速ADC中比较器偏移量的校准装置的结构示意图；
[0026]图2为本专利技术电容阵列电路图；
[0027]图3为本专利技术比较器输入vin端加入一个5mv的失调电压所得出来的结果仿真图；
[0028]图4为本专利技术比较器输入端vip加入一个10mv的失调电压所得出的结果仿真图。
具体实施方式
[0029]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0030]本专利技术的目的是提供一种高速ADC中比较器偏移量的校准装置及方法，在提高高速ADC速度的同时，降低比较器的偏移量。
[0031]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0032]实施例一
[0033]本实施例提供的一种高速ADC中比较器偏移量的校准装置，本实施例所述的高速
ADC为高速pipelineADC，所述的比较器属于动态比较器，此动态比较器速度相对静态比较器要快很多。在高速ADC中，由于对速度要求很高，所以整个比较器的晶体管尺寸非常小。比较器的输入端(管MN1和管MN2)都是用的对应工艺最小尺寸，因此会造成输入端有非常大的失调电压存在。在这种高速ADC中使用的动态比较器对于失调电压的存储并不能像一般ADC中存储失调电压方法一样(在前置放大电路串入相应的失调存储电容即可)，电容的大小、电容的使用方式会变得非常关键，很容易就会影响整个高速ADC的速度。在图1的高速ADC比较器中，是无法使用过去简单方式来存储输入失调电压的。其中，单元晶体管的电容在400到800af左右。
[0034]本实施例所述比较器的工作原理为：差分信号通过开关S1，开关S2接入进来以对输入采样电容C1进行充电，在这个过程中，信号phile给高电平，MOS管MN4、MOS管MN5、MOS管MN6全部接通。当采样完毕，开关S1、开关S2断开，停止采样，MOS管MN4、MOS管MN5、MOS管MN6也全部断开。接下来由信号phi22和信号phi22b控制的传输门接通，基准电压接入与预先由采样电容C1所充的输入信号的值进行比较相减，此时前置放大电路将输入两端的差值信号进行放大到比较器latch的输入端，然后快速比较输出最终结果。
[0035]根据高速ADC比较器的特点，正好可以利用它的相关时序逻辑，通过电容的适本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速ADC中比较器偏移量的校准装置，其特征在于，包括offset校准模块和电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；所述offset校准模块内置差分SAR逻辑控制程序；所述高速ADC中的比较器包括传输门、比较器latch、前置放大电路和校准失调接通电路；所述校准失调接通电路的输出端与所述比较器的第一输入端连接；所述传输门的输出端与所述比较器的第二输入端连接；其中，所述比较器latc的输出端为所述比较器的输出端；所述前置放大电路用于放大差值信号以得到放大信号；所述差值信号为所述第一输入端输入的信号与所述第二输入端输入的信号的差值；所述电容阵列与所述前置放大电路的输出端连接；所述比较器latc用于将所述前置放大电路输出的放大信号和所述电容阵列输出的信号进行比较输出，以获取所述比较器的输出结果；所述Offset校准模块用于根据所述输出结果和所述差分SAR逻辑控制程序，控制所述电容阵列中每位电容的接入方式。2.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，一个所述电容的一端为pmos管的源极、漏极以及衬体共同的连接端，一个所述电容的一端为pmos管的栅极。3.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在...

【专利技术属性】
技术研发人员：肖永光，康锎璨，田丽亚，兰燕，唐明华，
申请(专利权)人：湘潭大学，
类型：发明
国别省市：