可使用除错系统开机的计算机系统技术方案

一种可使用除错系统开机的计算机系统，包括： 一中央处理器（１０），与系统总线（１２）相连接； 一切换信号产生器（１０２），与该中央处理器（１０）相连接，可切换于一正常模式及除错模式之间； 一北桥芯片（２０），与系统总线（１２）相连接，该系统总线（１２）通过该北桥芯片（２０）与外围总线（１８）相连接； 一南桥芯片（２８），与外围总线（１８）相连接；和 一除错接口卡（２４），与外围总线相连接。（*该技术在2012年保护过期，可自由使用*）

【技术实现步骤摘要】
可使用除错系统开机的计算机系统
本技术涉及一种计算机系统，特别有关于一种可使用除错系统开机的计算机系统，可在基本输出入系统(BIOS)程序代码或其只读存储器(ROM)故障时，仍然可以执行开机程序进行除错。
技术介绍
一般来说，计算机系统的架构系由多个不同的层次组成。最低阶者系实际的硬件层，而最高阶者系与使用者互动的应用软件。在硬件与应用软件之间的则是系统软件。系统软件本身也会分成多个部份，包含了操作系统核心及外层、装置驱动程序、或是多任务执行程序。通常在硬件与系统软件之间还会包含一个低阶的软件层，称之为基本输出入系统(BIOS)。BIOS在系统或应用软件与硬件之间提供了基本的输出入服务功能，并处理由系统发出的中断命令(interrupt)。经由中断命令的使用可以对计算机系统进行必要的控制。这些中断命令可以由微处理器、系统硬件或软件发出。BIOS则以数字逻辑的方式处理这些中断命令。当一中断命令产生时，计算机系统的控制便会转交到中断向量(interrupt vector)上，中断向量定义了在BIOS中，配予某个中断码的路由的区段位移(segment：offset)地址。BIOS中断服务子程序(ISRs，Inter rupt Service Routines)处理由硬件装置发出的中断命令。中断服务子程序使用了中央处理器及BIOS数据区中的暂存数据(register)。而BIOS装置服务子程序(DSRs，DeviceService Routines)则处理藉由使用INT指令所发出的软件中断命令。BIOS除了上述在计算机系统运作期间提供的服务外，在计算机系统一开机时，必需先执行BIOS程序代码，以对于整个计算机系统进行初始化及组态设定的工作。BIOS此时会执行一个启始程序，被称之为电源启动自我测试(POST)程序。此程序会执行许多必要的工作，包括了随机存取内存的测试、清查安装于计算机系统中所有的装置、对软盘、硬盘、-->键盘、并行端口、串行端口及其它安装于计算机系统中的装置(如CD-ROM或声卡等等)进行组态设定、将提供必要特殊功能(如随插即用、电源管理等)的计算机硬件进行初始化。如果这些工作都能够成功的完成，接着BIOS将会开始加载操作系统，如磁盘操作系统(DOS)、LINUX、窗口95、窗口98等等，最后完成整个开机操作。由于计算机系统的开机操作十分复杂，不论是BIOS或是操作系统都可能在启动时发生错误而导致开机失败，使得整个计算机系统根本无法运作，尤其是掌控开机操作中最基本工作的BIOS。因此，对于负责BIOS设计的系统芯片组制造者来说，对BIOS程序代码进行除错(debug)是十分重要的工作。然而，在对系统BIOS进行除错时，最令人困扰的状况是当系统BIOS发生错误时，计算机系统或是芯片组的运作根本无法启动，而没有办法得知错误发生的原因。此时必需使用最基本的逻辑分析方法以直接量测脚位信号的方式才有可能找出错误原因，十分耗费人力与时间。
技术实现思路
为了解决上述问题，本技术提供一种可使用除错系统开机的计算机系统，藉由使中央处理器对只读存储器的数据要求转向除错系统，而由除错系统来响应此一要求，便可以忽略故障的BIOS，由除错系统接手开机程序，之后再由除错系统对BISO进行修正或错误分析。本技术的一目的在于提供一种可使用除错系统开机的计算机系统，包括：一中央处理器(10)，与系统总线(12)相连接；一切换信号产生器(102)，与该中央处理器(10)相连接，可切换于一正常模式及除错模式之间；一北桥芯片(20)，与系统总线(12)相连接，该系统总线(12)通过该北桥芯片(20)与外围总线(18)相连接；一南桥芯片(28)，与外围总线(18)相连接；和一除错接口卡(24)，与外围总线相连接。藉此，本技术利用一切换信号产生器来开启或强制禁止中央处理器中的A20门，使中央处理器发出的数据要求指向地址改变，而转向除错系统，如此便可以忽略只读存储器中的BIOS而由除错系统接手开机程序，进而进行BISO的修正或错误分析。以下，结合附图说明本技术的一种可使用除错系统开机的计算机-->系统的实施例。附图说明图1显示了本技术一实施例中可使用除错系统开机的计算机系统方块图。图2显示了图1的计算机系统所使用的信号时序。附图标记说明10-中央处理器；101-A20门脚位；102-切换信号产生器；12-系统总线；13-高速缓存；16-只读存储器；20-北桥芯片；22-显示卡；24-除错接口卡；28-南桥芯片；283-地址译码器；30-扩充总线；32a、32b、32c-扩充总线插槽；4-除错用计算机系统。具体实施方式图1显示了本技术一实施例中可使用除错系统开机的计算机系统方块图。在计算机系统中，所有的组件及总线系设置于一可提供必要的绕线、插槽、及其它各式各样连接装置的主机板(图未显示)上。计算机系统具有一中央处理器10，主要由微处理器构成，如英特尔奔腾第四代(IntelPentium 4)。中央处理器10连接至一系统总线12，亦会有一高速缓存13与其连接。在中央处理器10中具有一特殊的A20门(A20gate)脚位101。此一A20-->门脚位101的由来，系因在计算机系统发展的过程中，旧的8086微处理器只有1MB大小的地址空间，而只使用了20个地址线(A0-A19)，超过此地址范围时，8086微处理器便会自动将地址归零，即所谓的「线回」(wraparound)；之后在新的80286微处理器发展出来后，其可以有16MB大小的地址空间，而使用了24个地址线，但是为了使80286微处理器能够与旧的计算机系统兼容，它必需提供与8086微处理器相同的地址处理方式，因此在80286微处理器中提供了两种操作模式，即仿真旧系统的真实模式(real mode)及直接使用24个地址线的保护模式(protected mode)。为了能让24条地址线产生只有等效于20条地址线的效果，在80286之后的微处理器中，会使用一A20门，当此门被禁止(disable)时，便使第21条地址线(A20)永远输出位「0」，而使中央处理器10输出的地址范围锁在1MB的内，实现仿真旧系统的目的。随着微处理的不断进步，新一代的处理器，如Intel Pentium4，都已经直接将此门开启而完整地使用24条地址线。因此，在本实施例中，为了实现在一除错模式下能够将原来指向BIOS只读存储器的数据要求转向至除错系统的目的，使用了一切换信号产生器102输出一切换信号至中央处理器10的A20门脚位101。此切换信号将强制使中央处理器10中的A20门被禁止，使得中央处理器10在地址线A20上的位被强制改变，改变后的地址将设定给除错系统。另一方面，在正常模式下，切换信号产生器102不会触发切换信号，使中央处理器10的输出地址保持原有值。系统总线12经由一内存控制器/外围总线主控器桥接(MC/PBHB)芯片(一般通称为「北桥芯片」)20与一外围总线18连接。外围总线18系一外围控制器连接(PCI)总线。关于PCI总线与桥接器的信号传输与协议可以参阅1993年4月份出版的「PCI-Local Bus Specification，Rev.2.0」。有多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可使用除错系统开机的计算机系统，包括：一中央处理器(10)，与系统总线(12)相连接；一切换信号产生器(102)，与该中央处理器(10)相连接，可切换于一正常模式及除错模式之间；一北桥芯片(20)，与系统总线(12)相连接，该系统总线(12)通过该北桥芯片(20)与外围总线(18)相连接；一南桥芯片(28)，与外围总线(18)相连接；和一除错接口卡(24)，与外围总线相连接。2.如权利要求1所述的可使用除错系统开机的计算机系统，其中该中央处理器(10)使用了A20脚位(101)与该切换信号产生器(102)连接。3.如权利要求1所述的可使用除错系统开机的计算机系统，其中该北桥芯片(20)为一内存控制器\...

【专利技术属性】
技术研发人员：郭宏益，
申请(专利权)人：威盛电子股份有限公司，
类型：实用新型
国别省市：