路由器流量管理芯片缓存实现结构制造技术

一种路由器流量管理芯片缓存实现结构，包括有缓存管理模块、ＦＩＦＯ模块、ＲＡＭ及ＲＡＭ控制器，其特征在于，所述ＲＡＭ及ＲＡＭ控制器为两组，所述两ＲＡＭ的控制器共接于读写命令ＦＩＦＯ模块，该ＦＩＦＯ模块与缓存管理模块连接。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】
路由器流量管理H片缓存实现结构
：本技术涉及一种路由器流量管理芯片结构。
技术介绍
：路由器作为互联网的核心设备，随着网络容量与业务不断地快速增长，其接口速率已经迅速从OC-48(2.5GBPS)增加到OC-192(10GBPS)。而T比特路由器作为下一代网路设备的核心，必须能与接口速率匹配，实现OC-192(10GBPS)速率的线速处理。这对整个系统的转发引擎，缓存管理以及队列调度都有很高的要求。流量管理芯片作为T比特路由器的核心芯片，要实现对2.5GBPS～10GBPS数据的流量管理，其中包括报文的切片与重组，数据缓存，队列管理与调度，流量整形等的管理，可见，流量管理芯片在整个路由器中处于核心地位。流量管理芯片为了实现内部报文的高速转发处理，一般把数据报文切成固定长度的Cell(基本单元)进行处理。流量管理芯片在上行方向(指从MAC/Framer器件到交换网方向)从MAC/Framer芯片接收数据报文，把报文切成固定长度的Cell(基本单元)，通过缓存管理模块把切片后的Cell(基本单元)数据写入数据缓存中。在完成报文的协议处理后，根据队列调度的结果，把Cell(基本单元)数据从数据缓存中读出来，封装成CFrame(通用交换网接口帧)发送给交换网。流量管理芯片在下行方向(指从交换网到MAC/Framer方向)接收从交换网发送过来的CFrame(通用交换网接口帧)，剥掉CFrame(通用交换网接口帧)头后，把Cell(基本单元)数据通过缓存管理模块写入到下行缓存中，并把Cell(基本单元)重组为完整的数据包，加入到下行队列中。然后根据队列调度结果把报文数据从下行缓存中读出来，完成报文头的修改后，发送给MAC/Framer芯片，完成数据报文的处理过程。在此过程中，流量管理芯片在上下行两个处理方向上，都要进行报文到数据缓存的写入和读出操作，这样缓存管理模块提供的缓存带宽必须为数据带宽的2倍。但是由于流量管理芯片对数据缓存的访问是按照固定长-->度的Cell(基本单元)进行的，缓存带宽存在切片损失，对于报文长度为Cell(基本单元)长度加一的数据包，要实现报文的线速处理，缓存管理模块提供的缓存带宽必须为数据带宽的4倍。可见，数据流量的加大，对缓存带宽的要求也更高。但是，现有的缓存管理结构采用一组存储器作为数据缓存，通过简单的增加数据总线宽度的方式来增加缓存带宽，这种结构有很大的不合理性，流量管理芯片在数据转发过程中，需要顺序处理对数据缓存的读写命令，而且总线宽度的增加导致数据缓存的带宽利用率降低。
技术实现思路
：针对上述普通路由器流量管理芯片缓存管理结构所存在的问题和不足，本技术的目的是提供一种可同时对RAM缓存进行读写的路由器流量管理芯片缓存实现结构。本技术是这样实现的：一种路由器流量管理芯片缓存管理结构，包括有缓存管理模块、FIFO(先进先出)模块、RAM及RAM控制器，所述RAM及RAM控制器为两组，所述两RAM的控制器共接于读写命令FIFO(先进先出)模块，该FIFO(先进先出)模块与缓存管理模块连接。进一步地，所述缓存管理模块与FIFO(先进先出)模块之间还连接有选择管理模块；所述缓存管理模块接收到读写请求，通过选择管理模块判断其欲访问的数据地址信息并将该读命令挂起，若在收到下一次读命令之前没有收到写命令，则该读命令被写入所述命令FIFO(先进先出)模块中；所述缓存管理模块接收到写命令，通过选择管理模块判断有无被挂起的读命令，若有，则确定该写命令把数据写入与读命令欲访问的相反的那组RAM(动态存储器)中，并将读写命令写入命令FIFO(先进先出)模块中，若无，则确定该写命令把数据写入与前次写命令写入的相反的那组RAM(动态存储器)中，并将该写命令写入命令FIFO(先进先出)模块中，同时将数据写入哪组RAM(动态存储器)中的信息同时将数据写入哪个RAM(动态存储器)中的信息写入所述缓存管理模块中的缓存管理数据结构中；各RAM(动态存储器)控制器根据FIFO(先进先出)中的命令，读写数据。进一步地，所述RAM可以是SRAM(静态可读写存储器)、DRAM(动态可读写存储器)、SDRAM(同步动态可读写存储器)或DDR SDRAM(双倍数-->据速率同步动态可读写存储器)。本技术采用两组缓存存储单元的结构，并在缓存管理模块中增加选择管理模块，这样，在缓存管理模块在同时收到读命令和写命令时，由于缓存管理数据结构已有欲读取的Cell(基本单元)的地址信息，可以确定Cell(基本单元)数据从哪组RAM的哪个地址读出，这样，选择管理模块可将欲写入的Cell(基本单元)写入另一组RAM中。把流量管理芯片对缓存的读写操作均匀分配到两组RAM中，从而将带宽提高为原来的2倍。采用本技术的结构对Cell(基本单元)进行处理，可将带宽提高为原来的2倍。附图说明：下面结合附图，对本专利技术作出详细描述。图1为本专利技术的缓存管理的结构原理示意图；图2为本专利技术的流量管理芯片缓存管理的结构示意图。具体实施方式：如图1所示，本技术包括有缓存管理模块、先进先出模块、RAM及RAM控制器，所述RAM及RAM控制器为两组，缓存管理模块还包括选择管理模块，所述两RAM的控制器共接于读写命令FIFO(先进先出)模块，该FIFO(先进先出)模块与缓存管理模块连接。缓存管理模块接收到读写请求，通过选择管理模块判断其欲访问的数据地址信息并将该读命令挂起，若在一定的时钟周期内没有写命令，该读命令被写入所述命令FIFO(先进先出)模块中；所述缓存管理模块接收到写命令，通过选择管理模块判断有无被挂起的读命令，若有，则确定该写命令把数据写入与读命令欲访问的相反的那个RAM(动态存储器)中，并将读写命令写入命令FIFO(先进先出)模块中，若无，则确定该写命令把数据写入与前次写命令写入的相反的那组RAM(动态存储器)中，并将该写命令写入命令FIFO(先进先出)模块中，同时将数据写入哪组RAM(动态存储器)中的信息返回给所述选择管理模块，并记录在所述缓存管理数据结构中；各RAM(动态存储器)控制器根据FIFO(先进先出)中的命令，读写数据。如图2所示，缓存管理模块通过DDRSEL模块与命令FIFO(先进先出)模块连接，两RAM的控制器Controller0、Controller1共接于FIFO(先进先出)模-->块；缓存管理模块接收到读写请求，将读写命令发送到DDRSEL模块，DDRSEL模块处理对DDR SDRAM(双倍数据速率同步动态可读写存储器)的读写请求。由于读请求对DDR SDRAM(双倍数据速率同步动态可读写存储器)的访问是确定的，即可以确定数据从哪组DDR SDRAM(双倍数据速率同步动态可读写存储器)的哪个地址读出。写请求则由DDRSEL模块根据读的情况确定，并把确定的结果返回给缓存管理模块，写入对应的缓存管理数据结构中。为实现对DDR SDRAM(双倍数据速率同步动态可读写存储器)的读写分配，DDRSEL模块在收到一个读命令后，该读命令并不会被立即写入到DDR命令FIFO(先进先出)中，而是被挂起，只有在收到下一次读命令之前没有收到对DDR SDRAM(双倍数据速率同步动态可读写存储器)的写命令的情况下本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种路由器流量管理芯片缓存实现结构，包括有缓存管理模块、FIFO模块、RAM及RAM控制器，其特征在于，所述RAM及RAM控制器为两组，所述两RAM的控制器共接于读写命令FIFO模块，该FIFO模块与缓存管理模块连接。2.如权利要求1...

【专利技术属性】
技术研发人员：王新柱，朱天文，
申请(专利权)人：港湾网络有限公司，
类型：实用新型
国别省市：