半导体装置及其形成方法制造方法及图纸

本申请实施例提供一种半导体装置及其形成方法。所述半导体装置具有：半导体基板；多个第1沟槽，其形成在半导体基板的表面，在第1沟槽内经由第1绝缘膜配置有第1导电体；多个第2沟槽，其形成在比第1沟槽靠外侧的半导体基板的表面；在第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及肖特基电极，其与第1沟槽之间和第2沟槽之间的半导体基板的表面连接。由此，即使在产生击穿时也能够减小对半导体装置的破坏。

【技术实现步骤摘要】
半导体装置及其形成方法
本申请实施例涉及半导体

技术介绍
双扩散型金属氧化物半导体场效应晶体管(DMOSFET)、绝缘栅双极型晶体管(IGBT)和肖特基二极管等均是重要的功率器件，在开关电源等设备中被广泛地应用。例如，在现有的肖特基二极管中设置有多个沟槽，这些沟槽形成在n型半导体基板的上表面；在每个沟槽的侧面和底面形成有绝缘膜，在沟槽内经由绝缘膜形成有导电体；并且，在相邻的沟槽之间夹持的n型半导体区域的上表面，设置有与n型半导体区域接合的肖特基电极。应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
技术实现思路
但是，专利技术人发现：在目前的肖特基二极管中，在被外侧相邻的沟槽所夹持的区域内或者其附近区域，容易发生击穿(breakdown)的情况。因为该区域与半导体装置整体相比是十分狭窄的区域，在该区域发生击穿的情况下，存在半导体装置容易被破坏的问题。针对上述问题的至少之一，本申请实施例提供一种半导体装置及其形成方法。根据本申请实施例的一个方面，提供一种半导体装置，具有：半导体基板；多个第1沟槽，其形成在所述半导体基板的表面，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；多个第2沟槽，其形成在比所述第1沟槽靠外侧的所述半导体基板的表面；在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及肖特基电极，其与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。根据本申请实施例的另一个方面，提供一种半导体装置的形成方法，包括：形成半导体基板；在所述半导体基板的表面上形成多个第1沟槽，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；在比所述第1沟槽靠外侧的所述半导体基板的表面上形成多个第2沟槽，在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及形成肖特基电极，所述肖特基电极与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。本申请实施例的有益效果之一在于：半导体装置具有多个第1沟槽以及比所述第1沟槽靠外侧的多个第2沟槽，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔。由此，能够使得击穿容易发生在半导体装置整体中比较宽广的区域，抑制在被外侧相邻的沟槽所夹持的区域内或者其附近区域发生击穿的情况，因此即使在产生击穿时也能够减小对半导体装置的破坏。参照后文的说明和附图，详细公开了本申请的特定实施方式，指明了本申请的原理可以被采用的方式。应该理解，本申请的实施方式在范围上并不因而受到限制。在所附权利要求的精神和条款的范围内，本申请的实施方式包括许多改变、修改和等同。针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。附图说明在本申请实施例的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。此外，在附图中，类似的标号表示几个附图中对应的部件，并可用于指示多于一种实施方式中使用的对应部件。图1是本申请实施例的半导体装置的一部分示意图；图2是本申请实施例的半导体装置的一个截面示意图；图3是本申请实施例的另一半导体装置的一部分示意图；图4是比较例的模拟结果示例图；图5是本申请实施例的模拟结果示例图；图6是本申请实施例的半导体装置的形成方法的一个示意图。具体实施方式参照附图，通过下面的说明书，本申请的前述以及其它特征将变得明显。在说明书和附图中，具体公开了本申请的特定实施方式，其表明了其中可以采用本申请的原则的部分实施方式，应了解的是，本申请不限于所描述的实施方式，相反，本申请包括落入所附权利要求的范围内的全部修改、变型以及等同物。在本申请实施例中，术语“第一”、“第二”等用于对不同元素从称谓上进行区分，但并不表示这些元素的空间排列或时间顺序等，这些元素不应被这些术语所限制。术语“和/或”包括相关联列出的术语的一种或多个中的任何一个和所有组合。术语“包含”、“包括”、“具有”等是指所陈述的特征、元素、元件或组件的存在，但并不排除存在或添加一个或多个其他特征、元素、元件或组件。在本申请实施例中，单数形式“一”、“该”等包括复数形式，应广义地理解为“一种”或“一类”而并不是限定为“一个”的含义；此外术语“所述”应理解为既包括单数形式也包括复数形式，除非上下文另外明确指出。此外术语“根据”应理解为“至少部分根据……”，术语“基于”应理解为“至少部分基于……”，除非上下文另外明确指出。在本申请实施例的下述说明中，为了说明的方便，将半导体装置的配置有沟槽的表面称为“上表面”，将相反的另一表面称为“下表面”，将连接上表面和下表面的表面称为“侧面”，将沿与上表面或下表面平行的方向离开该半导体装置的一侧称为“外侧”，将沿与上表面或下表面平行的方向靠近该半导体装置的一侧称为“里侧”。但值得注意的是，这些只是为了说明的方便，并不限定半导体装置使用和制造时的朝向。在本申请实施例中，以肖特基电极为例进行说明，本申请可以适用于肖特基二极管、DMOS或IGBT等各种沟道MOS器件，本申请对此不进行限制。第一方面的实施例本申请实施例提供一种半导体装置。图1是本申请实施例的半导体装置的一部分示意图，示出了从上方对没有保护膜的半导体装置进行观察的情况。图2是本申请实施例的半导体装置的一个截面示意图，示出了从AA’线剖开并进行观察的情况。如图1和2所示，半导体装置100具有：半导体基板101；多个第1沟槽102，其形成在所述半导体基板101的表面，在所述第1沟槽102内经由第1绝缘膜1021配置有第1导电体1022；多个第2沟槽103，其形成在比所述第1沟槽102靠外侧的所述半导体基板101的表面；在所述第2沟槽103内经由第2绝缘膜1031配置有第2导电体1032；其中，相邻两个第1沟槽102之间的第一间隔W1小于相邻两个第2沟槽103之间的第二间隔W2；以及肖特基电极104，其与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。值得注意的是，图1和图2仅对本申请实施例的半导体装置的一部分进行了示意性说明，其中图1和图2也并不完全对应，例如图1省略了图2所示的第3沟槽的部分；再例如由于绘图因素的影响，各种宽度的具体尺寸也并本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，所述半导体装置具有：/n半导体基板；/n多个第1沟槽，其形成在所述半导体基板的表面，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；/n多个第2沟槽，其形成在比所述第1沟槽靠外侧的所述半导体基板的表面；在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及/n肖特基电极，其与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。/n

【技术特征摘要】
1.一种半导体装置，其特征在于，所述半导体装置具有：
半导体基板；
多个第1沟槽，其形成在所述半导体基板的表面，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；
多个第2沟槽，其形成在比所述第1沟槽靠外侧的所述半导体基板的表面；在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及
肖特基电极，其与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。


2.根据权利要求1所述的半导体装置，其特征在于，所述第1沟槽的数量大于所述第2沟槽的数量；所述第1沟槽的槽宽度与所述第2沟槽的槽宽度相同；相邻的第1沟槽与第2沟槽之间的第三间隔大于所述第一间隔。


3.根据权利要求1所述的半导体装置，其特征在于，所述多个第1沟槽所在的区域和所述多个第2沟槽所在的区域包括在有源区域中；所述肖特基电极还与所述第1导电体和所述第2导电体电连接。


4.根据权利要求1至3任一项所述的半导体装置，其特征在于，所述半导体装置还具有：
一个或多个第3沟槽，其形成在比所述第2沟槽靠外侧的所述半导体基板的表面上，在所述第3沟槽内经由第3绝缘膜配置有第3导电体。


5.根据权利要求4所述的半导体装置，其特征在于，所述一个或多个第3沟槽所在的区域包括在终端区域中；所述肖特基电极还与所述第3导电体电连接。

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【专利技术属性】
技术研发人员：新里昌弘，松本将太，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：日本;JP