半导体存储器装置和存储器系统制造方法及图纸

提供了一种半导体存储器装置和存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错电路、输入/输出(I/O)门控电路和控制逻辑电路。存储器单元阵列结合到字线和位线，并且被划分为子阵列块。纠错电路使用纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在子阵列块之中的第二方向上的(k+1)个目标子阵列块中，并且控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分两者。

【技术实现步骤摘要】
半导体存储器装置和存储器系统本申请要求于2019年12月18日提交的第10-2019-0170024号韩国专利申请的优先权，所述韩国专利申请的公开通过引用包含于此。
本公开的示例实施例涉及存储器装置，更具体地，涉及半导体存储器装置和包括半导体存储器装置的存储器系统。
技术介绍
半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存装置)和易失性存储器装置(诸如，动态随机存取存储器(DRAM)装置)。由于DRAM装置的高速操作和高成本效率，DRAM装置经常被用于系统存储器。由于DRAM装置的制造设计规则的持续减小，DRAM装置中的存储器单元的位错误可能增加，并且导致DRAM功能性、可靠性和良品率的劣化。
技术实现思路
本公开的示例实施例提供了一种允许增强的性能和更大的可靠性的半导体存储器装置和存储器系统。根据一些示例实施例，一种半导体存储器装置包括：存储器单元阵列、纠错电路、控制逻辑电路以及连接在存储器单元阵列与纠错电路之间的输入/输出(I/O)门控电路。存储器单元阵列包括结合到字线和位线的多个易失性存储器单元。存储器单元阵列被划分为在第一方向和与第一方向交叉的第二方向上布置的多个子阵列块。纠错电路使用由生成矩阵表示的纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在所述多个子阵列块之中的第二方向上的(k+1)个目标子阵列块中。控制逻辑电路控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分。这里，k是大于二(2)的偶数。根据一些示例实施例，一种半导体存储器装置包括：存储器单元阵列、纠错电路、控制逻辑电路以及连接在存储器单元阵列与纠错电路之间的输入/输出(I/O)门控电路。存储器单元阵列包括多个存储体阵列，所述多个存储体阵列中的每个存储体阵列包括连接到多条字线和多条位线的多个易失性存储器单元。纠错电路被配置为使用由生成矩阵表示的纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路。纠错电路：(i)将主数据和奇偶校验数据存储在由所述地址指定的存储器单元阵列中的目标页内的目标区域中，(ii)交织主数据和奇偶校验数据，使得奇偶校验数据的奇偶校验位相对于目标区域中的虚拟中心线对称地被存储，和(iii)基于指定目标页的所述地址的最低有效位(LSB)来改变子数据模式。存储在目标区域中的主数据和奇偶校验数据构成子数据模式。根据附加的实施例，一种存储器系统包括：半导体存储器装置和控制半导体存储器装置的存储器控制器。半导体存储器装置包括：存储器单元阵列、第一纠错电路、控制逻辑电路以及连接在存储器单元阵列与纠错电路之间的输入/输出(I/O)门控电路。包括结合到字线和位线的多个易失性存储器单元的存储器单元阵列被划分为在第一方向和与第一方向交叉的第二方向上布置的多个子阵列块。第一纠错电路使用由生成矩阵表示的第一纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于来自存储器控制器的命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在所述多个子阵列块之中的第二方向上的(k+1)个目标子阵列块中，并且控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分。这里，k是大于2的偶数。根据另外的实施例，包括在半导体存储器装置中的第一纠错电路包括第一ECC，第一ECC包括列向量，列向量具有将子数据单元的出现误纠正位的位置限制在特定符号中的元素，误纠正位由多个错误位生成。存储器控制器包括第二纠错电路，第二纠错电路包括第二ECC。第二ECC可纠正所述特定符号中的错误位，并且可纠正所述多个错误位和误纠正位。因此，存储器控制器可防止由所述多个错误位和误纠正位引起的系统故障。附图说明通过参照附图详细描述本公开的示例实施例，本公开的以上和其他特征将变得更加清楚。图1是示出根据本公开的示例实施例的存储器系统的框图。图2示出根据示例实施例的与图1的存储器系统中的多个突发长度对应的主数据。图3是示出根据本公开的示例实施例的图1中的存储器控制器的示例的框图。图4是示出根据本公开的示例实施例的图3中的ECC解码器的示例的框图。图5是示出根据本公开的示例实施例的图1中的半导体存储器装置的框图。图6示出根据本公开的示例实施例的图5的半导体存储器装置中的第一存储体阵列的示例。图7示出根据本公开的示例实施例的图5的半导体存储器装置中的第一存储体阵列的示例。图8示出根据本公开的示例实施例的图7中的第一存储体阵列的部分。图9是示出根据本公开的示例实施例的图5的半导体存储器装置中的纠错电路的示例的框图。图10是示出根据本公开的示例实施例的图9的纠错电路中的ECC解码器的框图。图11示出根据本公开的示例实施例的在图9的纠错电路中使用的第一ECC和奇偶校验位的关系。图12示出根据本公开的示例实施例的第一ECC的示例。图13示出主数据和奇偶校验数据可如何被存储在图7中的子阵列块中的示例。图14A至图14C示出图11中的第一码组至第八码组。图15A和图15B示出根据本公开的示例实施例的主数据和奇偶校验数据可如何被存储的示例。图16是示出根据本公开的示例实施例的图5的半导体存储器装置中的纠错电路的另一示例的框图。图17示出根据本公开的示例实施例的图16的纠错电路中的ECC编码器的示例操作。图18示出根据本公开的示例实施例的图16的纠错电路中的第一ECC的示例。图19示出图16的纠错电路的示例操作。图20示出图16的纠错电路的示例操作。图21是示出根据本公开的示例实施例的操作半导体存储器装置的方法的流程图。图22是示出根据本公开的示例实施例的操作存储器系统的方法的流程图。图23是示出根据本公开的示例实施例的半导体存储器装置的框图。图24是根据本公开的示例实施例的采用图23的半导体存储器装置的3D芯片结构的剖视图。图25是示出根据本公开的示例实施例的包括堆叠式存储器装置的半导体封装件的示图。具体实施方式在下文中将参照附图更全面地描述本公开的示例实施例。贯穿附图，相同的参考标号可表示相同的元件。图1是示出根据本公开的示例实施例的存储器系统的框图。参照图1，存储器系统20可包括存储器控制器100(例如，外部存储器控制器)和半导体存储器装置200。存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求，将数据写入半导体存储器装置200中或者从半导体存储器装置200读取数据。另外，存储器控制器100可向半导体存储器装置200发出用本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，包括：/n存储器单元阵列，在存储器单元阵列中具有多个易失性存储器单元，所述多个易失性存储器单元连接到字线和位线并且被划分为多个子阵列块；/n纠错电路，被配置为使用由生成矩阵表示的纠错码从主数据生成奇偶校验数据；/n输入/输出门控电路，连接在存储器单元阵列与纠错电路之间；和/n控制逻辑电路，被配置为响应于从外部存储器控制器接收的命令和地址来控制纠错电路和输入/输出门控电路，控制逻辑电路被配置为：(i)将主数据和奇偶校验数据存储在所述多个子阵列块之中的k+1个目标子阵列块中，和(ii)控制输入/输出门控电路，使得所述k+1个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分，其中，k是大于2的偶数。/n

【技术特征摘要】
20191218 KR 10-2019-01700241.一种半导体存储器装置，包括：
存储器单元阵列，在存储器单元阵列中具有多个易失性存储器单元，所述多个易失性存储器单元连接到字线和位线并且被划分为多个子阵列块；
纠错电路，被配置为使用由生成矩阵表示的纠错码从主数据生成奇偶校验数据；
输入/输出门控电路，连接在存储器单元阵列与纠错电路之间；和
控制逻辑电路，被配置为响应于从外部存储器控制器接收的命令和地址来控制纠错电路和输入/输出门控电路，控制逻辑电路被配置为：(i)将主数据和奇偶校验数据存储在所述多个子阵列块之中的k+1个目标子阵列块中，和(ii)控制输入/输出门控电路，使得所述k+1个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分，其中，k是大于2的偶数。


2.根据权利要求1所述的半导体存储器装置，其中，主数据包括被布置到为多个子数据单元的多个数据位；其中，纠错码包括被划分为与所述多个子数据单元和奇偶校验数据对应的多个码组的多个列向量；并且其中，所述多个列向量具有限制子数据单元的响应于主数据的多个错误位生成而出现误纠正位的位置的元素，所述多个错误位通过纠错码不可纠正。


3.根据权利要求2所述的半导体存储器装置，
其中，所述k+1个目标子阵列块包括第一组子阵列块和第二组子阵列块，第一组子阵列块被配置为存储主数据的所述多个数据位中的一些数据位，第二组子阵列块被配置为存储主数据的所述多个数据位的剩余部分和奇偶校验数据两者；并且
其中，所述多个码组包括第一组码组和第二组码组，第一组码组与第一组子阵列块对应，第二组码组与第二组子阵列块对应。


4.根据权利要求3所述的半导体存储器装置，其中，第一组码组中的每个码组包括多个第一列向量；并且其中，所述多个第一列向量中的每个列向量包括相对于彼此相同的元素。


5.根据权利要求3所述的半导体存储器装置，
其中，所述多个错误位包括第一错误位和第二错误位；
其中，当所述多个子数据单元之中的第一子数据单元被存储在第一组子阵列块之中的第一子阵列块中并且第一错误位和第二错误位被包括在第一子数据单元中时，第一组码组之中的与第一子阵列块对应的码组的列向量被配置为将误纠正位放置于第一子数据单元中；并且
其中，外部存储器控制器被配置为纠正第一子数据单元中的第一错误位、第二错误位和误纠正位。


6.根据权利要求3所述的半导体存储器装置，其中，所述多个错误位包括第一错误位和第二错误位；其中，当所述多个子数据单元之中的子数据单元被存储在第二组子阵列块之中的子阵列块中并且第一错误位和第二错误位被包括在所述子数据单元中时，所述多个列向量具有用于限制所述子数据单元的出现误纠正位的位置的元素，使得误纠正位通过外部存储器控制器能够纠正，误纠正位由第一错误位和第二错误位生成。


7.根据权利要求1至6中的任意一项所述的半导体存储器装置，其中，控制逻辑电路被配置为：控制输入/输出门控电路，使得输入/输出门控电路将奇偶校验数据的奇偶校验位存储在所述k+1个子阵列块之中的第k/2子阵列块、第k/2+1子阵列块和第k/2+3子阵列块中。


8.根据权利要求1至6中的任意一项所述的半导体存储器装置，其中，纠错电路包括：
存储器，被配置为存储纠错码；
纠错码编码器，连接到存储器，纠错码编码器被配置为在所述半导体存储器装置的写入操作中使用纠错码对主数据执行纠错码编码操作以生成奇偶校验数据；和
纠错码解码器，连接到存储器，纠错码解码器被配置为在所述半导体存储器装置的读取操作中使用纠错码基于奇偶校验数据对主数据执行纠错码解码操作。


9.根据权利要求1至6中的任意一项所述的半导体存储器装置，还包括：
至少一个缓冲器裸片；和
多个存储器裸片，堆叠在所述至少一个缓冲器裸片上并且通过多条贯穿硅过孔线传送数据；
其中，所述多个存储器裸片中的至少一个存储器裸片包括存储器单元阵列和纠错电路。


10.根据权利要求9所述的半导体存储器装置，其中，所述至少一个缓冲器裸片包括：过孔纠错电路，被配置为纠正包括在通过所述多条贯穿硅过孔线传输的数据中的传输错误。


11.一种半导体存储器装置，包括：
存储器单元阵列，在存储器单元阵列中具有多个易失性存储器存储体阵列，所述多个易失性存储器存储体阵列连接到多条字线和多条位线；
纠错电路，被配置为使用由生成矩阵表示的纠错码基于主数据生成奇偶校验数据，纠错电路被配置为：(i)将主数据和奇偶校验数据存储在由地址指定的存储器单元阵列中的目标页的目标区域中，(ii)交织主数据和奇偶校验数据，使得奇偶校验数据的奇偶校验位相对于目标区域中的虚拟中心线对称地被存储，和(iii)基于指定目标页的所述地址的最低有效位来改变多个子数据模式，存储在目标区域中的主数据和奇偶校验数据构成所述多个子数据模式；
输入/输出门控电路，连接在存储器单元阵列与纠错电路之间；和
控制逻辑电路，被配置为基于从外部存储器控制器接...

【专利技术属性】
技术研发人员：赵诚慧，金赞起，李起准，车相彦，李明奎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR