半导体系统和半导体器件技术方案

本发明专利技术提供一种半导体系统和半导体器件。半导体器件包括：命令发生电路，其被配置为产生写入选通信号；管道控制电路，其被配置为当第一写入命令脉冲和第二写入命令脉冲被输入时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号，并在预设时段之后产生第一至第四内部输出控制信号；以及地址处理电路，其被配置为当写入选通信号和第一至第四输入控制信号被输入时锁存通过命令地址所输入的地址，当第一至第四输出控制信号被输入时从被锁存的所述地址来产生存储体组地址和列地址，以及当第一至第四内部输出控制信号被输入时通过将被锁存的所述地址反相来产生存储体组地址和列地址。

【技术实现步骤摘要】
半导体系统和半导体器件相关申请的交叉引用本申请要求于2019年12月16日提交的申请号为No.10-2019-0168081的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例通常可以涉及执行列操作的半导体系统和半导体器件。
技术介绍
通常，诸如DRAM之类的半导体器件包括多个存储体组，这些存储体组通过要由相同的地址来访问的单元阵列进行配置。每个存储体组可以被实现为包括多个存储体。半导体器件执行列操作，该列操作是在多个存储体组之中选择一个组，并且通过将所选择的存储体组所包括的单元阵列中所储存的数据加载到输入/输出线上来输出所述数据。
技术实现思路
在一个实施例中，一种半导体器件可以包括命令发生电路，所述命令发生电路被配置为同步于时钟产生写入选通信号，所述写入选通信号包括根据芯片选择信号与命令地址的组合而产生的脉冲。所述半导体器件还可以包括管道控制电路，所述管道控制电路被配置为：在第一写入命令脉冲和第二写入命令脉冲被输入的情况下，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号；以及在预设时段之后产生第一至第四内部输出控制信号。所述半导体器件还可以包括地址处理电路，所述地址处理电路被配置为：在所述写入选通信号和所述第一至第四输入控制信号被输入的情况下，锁存通过所述命令地址所输入的地址；在所述第一至第四输出控制信号被输入的情况下，从被锁存的所述地址产生存储体组地址和列地址；以及在所述第一至第四内部输出控制信号被输入的情况下，通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。在一个实施例中，一种半导体器件可以包括管道控制电路，所述管道控制电路被配置为：在第一突发操作中输入第一写入命令脉冲的情况下，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号；以及在第二突发操作中输入第二写入命令脉冲的情况下，产生被顺序地使能的所述第一至第四输入控制信号和所述第一至第四输出控制信号，并在预设时段之后产生第一至第四内部输出控制信号。所述半导体器件还可以包括地址处理电路，所述地址处理电路被配置为：在写入选通信号和所述第一至第四输入控制信号被输入的情况下，锁存通过命令地址所输入的地址；在所述第一至第四输出控制信号被输入的情况下，从被锁存的所述地址产生存储体组地址和列地址；并且在所述第一至第四内部输出控制信号被输入的情况下，通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。附图说明图1是示出根据本公开的实施例的半导体系统的配置的框图。图2是示出图1所示的半导体系统中包括的半导体器件的配置的框图。图3是示出图2所示的命令发生电路中包括的命令脉冲发生电路的配置的框图。图4是帮助说明根据本公开实施例的用于控制所述半导体器件的操作的芯片选择信号与命令地址的组合的表格。图5是示出图2所示的命令发生电路中包括的命令混合电路的配置的框图。图6是示出图5所示的命令混合电路中包括的写入混合电路的配置的图。图7是示出图5所示的命令混合电路中包括的读取混合电路的配置的图。图8是示出图2所示的命令发生电路中包括的模式信号发生电路的配置的电路图。图9是示出图2所示的半导体器件中包括的管道控制电路的配置的框图。图10是示出图9所示的管道控制电路中包括的输入控制信号发生电路的配置的图。图11是示出图9所示的管道控制电路中包括的输出控制信号发生电路的配置的图。图12是示出图9所示的管道控制电路中包括的内部输出控制信号发生电路的配置的图。图13是示出图2所示的半导体器件中包括的地址处理电路的配置的框图。图14是示出图13所示的锁存地址发生电路中包括的第一地址储存电路的配置的图。图15是示出图13所示的锁存地址发生电路中包括的第三地址储存电路的配置的图。图16是示出图2所示的半导体器件中包括的核心电路的配置的框图。图17是帮助说明根据本公开实施例的半导体系统的第一突发操作和第二突发操作的时序图。图18是示出根据本公开的实施例的电子系统的配置的框图。具体实施方式术语“预设”是指当参数被用于过程或算法中时，该参数的数值是预定的。取决于实施例，参数的数值可以在过程或算法开始时被设定，或者可以在执行过程或算法的时段期间被设定。用于区分各种组件的术语，诸如“第一”和“第二”，并不旨在表明这些组件的数量或顺序。例如，可以将第一组件命名为第二组件，相反，可以将第二组件命名为第一组件，这意味着组件的总数不必为两个，并且第二组件不必跟在第一组件之后。当描述一个组件被“耦接”或“连接”到另一组件时，应理解该组件可以是直接地或通过一组件的中间物被耦接或连接。另一方面，“直接耦接”和“直接连接”的描述应理解为一个组件被直接地或无需一组件的介入而耦接和连接至另一组件。“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。同时，根据实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且可以将具有逻辑低电平的信号设置为具有逻辑高电平。各个实施例针对一种半导体系统和半导体器件，其根据突发操作、通过经由内部反相或不反相而产生用于选择存储体组的地址来执行列操作。根据本公开的实施例，可以根据突发操作、通过经由内部反相或不反相而产生用于选择存储体组的地址来执行列操作。此外，根据本公开的实施例，根据突发操作、通过经由内部反相来产生用于选择存储体组的地址，因为不需要单独的用于将地址反相的电路，所以可以减小面积。在下文中，半导体系统和半导体器件将通过实施例的各种示例参考附图描述如下。这些实施例仅用于说明本公开，并且本公开的保护范围不受这些实施例的限制。在LPDDR5中，可以设置存储体组模式、8存储体模式和16存储体模式。每个存储体组可以包括多个存储体。例如，每个存储体组可以包括4个存储体。在存储体组模式中，可以通过一个命令针对存储体组中包括的一个存储体执行列操作。在8存储体模式中，可以通过一个命令针对每个存储体组中包括的2个存储体顺序地执行列操作。在16存储体模式中，可以通过一个命令针对每个存储体组中包括的4个存储体顺序地执行列操作。图1是示出根据本公开的实施例的半导体系统1的配置的示例表示的框图。如图1所示，半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括命令发生电路100、管道控制电路200、地址处理电路300和核心电路400。控制器10可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41、第三半导本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n命令发生电路，其配置为同步于时钟产生写入选通信号，所述写入选通信号包括根据芯片选择信号与命令地址的组合而产生的脉冲；/n管道控制电路，其被配置为：当第一写入命令脉冲和第二写入命令脉冲被输入时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号，以及在预设时段之后产生第一至第四内部输出控制信号；和/n地址处理电路，其被配置为：当所述写入选通信号和所述第一至第四输入控制信号被输入时锁存通过所述命令地址所输入的地址，当所述第一至第四输出控制信号被输入时从被锁存的所述地址来产生存储体组地址和列地址，以及当所述第一至第四内部输出控制信号被输入时通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。/n

【技术特征摘要】
20191216 KR 10-2019-01680811.一种半导体器件，包括：
命令发生电路，其配置为同步于时钟产生写入选通信号，所述写入选通信号包括根据芯片选择信号与命令地址的组合而产生的脉冲；
管道控制电路，其被配置为：当第一写入命令脉冲和第二写入命令脉冲被输入时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号，以及在预设时段之后产生第一至第四内部输出控制信号；和
地址处理电路，其被配置为：当所述写入选通信号和所述第一至第四输入控制信号被输入时锁存通过所述命令地址所输入的地址，当所述第一至第四输出控制信号被输入时从被锁存的所述地址来产生存储体组地址和列地址，以及当所述第一至第四内部输出控制信号被输入时通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。


2.根据权利要求1所述的半导体器件，还包括命令脉冲发生电路，其从同步于所述时钟的第一边沿被输入的所述命令地址来产生所述第一写入命令脉冲和所述第二写入命令脉冲，其中，所述地址处理电路被配置为从同步于所述时钟的第二边沿被输入的所述命令地址来产生所述地址。


3.根据权利要求2所述的半导体器件，其中，所述命令脉冲发生电路被配置为产生所述第一写入命令脉冲和所述第二写入命令脉冲中的至少一个，所述第一写入命令脉冲和所述第二写入命令脉冲包括根据所述命令地址的组合所产生的脉冲。


4.根据权利要求1所述的半导体器件，其中，所述管道控制电路被配置为：在所述预设时段之后产生所述第一至第四内部输出控制信号，所述预设时段被设定为用于通过所述第一写入命令脉冲和所述第二写入命令脉冲来执行一个列操作的时间。


5.根据权利要求1所述的半导体器件，其中，所述命令发生电路包括：
命令脉冲发生电路，其被配置为：同步于所述时钟而根据所述芯片选择信号与所述命令地址的组合来产生所述第一写入命令脉冲和所述第二写入命令脉冲，并根据存储体组设置信号以及所述第一写入命令脉冲和所述第二写入命令脉冲来产生突发信号；
命令混合电路，其被配置为：通过所述存储体组设置信号，将所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个输出为所述写入选通信号，或者将所述第一写入命令脉冲输出为所述写入选通信号；和
模式信号发生电路，其被配置为产生模式信号，所述模式信号基于所述存储体组设置信号、所述突发信号和所述第二写入命令脉冲而被使能。


6.根据权利要求5所述的半导体器件，其中，所述命令脉冲发生电路包括：
命令解码器，其被配置为同步于所述时钟产生第一写入信号，所述第一写入信号在所述芯片选择信号与所述命令地址的逻辑电平组合是第一组合时被使能；以及同步于所述时钟产生第二写入信号，所述第二写入信号在所述芯片选择信号与所述命令地址的逻辑电平组合是第二组合时被使能；
脉冲发生电路，其被配置为产生所述第一写入命令脉冲和所述第二写入命令脉冲，所述第一写入命令脉冲和所述第二写入命令脉冲包括当所述第一写入信号和所述第二写入信号被输入时所产生的脉冲；和
突发信号发生电路，其被配置为从所述第一写入信号和所述第二写入信号以及所述存储体组设置信号来产生所述突发信号。


7.根据权利要求5所述的半导体器件，其中，所述命令混合电路包括：
写入混合信号发生电路，其被配置为通过将所述第一写入命令脉冲和所述第二写入命令脉冲进行混合来产生第一写入混合信号，并且从所述第一写入命令脉冲来产生第二写入混合信号；和
选择性传输电路，其被配置为基于所述存储体组设置信号而将所述第一写入混合信号和所述第二写入混合信号中的任何一个输出为所述写入选通信号。


8.根据权利要求5所述的半导体器件，其中，所述模式信号发生电路包括：
预模式信号发生电路，其被配置为基于所述存储体组设置信号和所述突发信号来产生预模式信号；和
锁存电路，其被配置为基于从所述第二写入命令脉冲产生的锁存控制信号来锁存所述预模式信号，并通过对被锁存的所述预模式信号进行缓冲来产生所述模式信号。


9.根据权利要求1所述的半导体器件，其中，所述管道控制电路包括：
输入控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的所述第一至第四输入控制信号；
输出控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的所述第一至第四输出控制信号；和
内部输出控制信号发生电路，其被配置为：通过所述第二写入命令脉冲和所述模式信号，在所述预设时段之后，产生被使能的所述第一至第四内部输出控制信号。


10.根据权利要求9所述的半导体器件，其中，所述输入控制信号发生电路包括：
第一传输控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的第一传输控制信号；
第一计数器，其被配置为当所述第一传输控制信号被输入时，产生被顺序地计数的第一至第四传输信号；和
第一信号传输电路，其被配置为当所述第一传输控制信号被使能时，通过对所述第一至第四传输信号进行缓冲来产生所述第一至第四输入控制信号。


11.根据权利要求9所述的半导体器件，其中，所述输出控制信号发生电路包括：
第二传输控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的第二传输控制信号；
第二计数器，其被配置为当所述第二传输控制信号被输入时，产生被顺序地计数的第五至第八传输信号；和
第二信号传输电路，其被配置为当所述第二传输控制信号被使能时，通过对所述第五至第八传输信号进行缓冲来产生所述第一至第四输出控制信号。


12.根据权利要求9所述的半导体器件，其中，所述内部输出控制信号发生电路包括：
第三传输控制信号发生电路，其被配置为当所述第二写入命令脉冲被输入时，产生被使能的第三传输控制信号；
第三计数器，其被配置为当所述第三传输控制信号被输入时，产生被顺序地计数的第一至第四内部传输信号；和
第三信号传输电路，其被配置为当所述模式信号被使能并且所述第三传输控制信号被使能时，通过对所述第一至第四内部传输信号进行缓冲来产生所述第一至第四内部输出控制信号。


13.根据权利要求1所述的半导体器件，其中，所述地址处理电路包括：
锁存地址发生电路，其被配置为基于所述第一至第四输入控制信号来锁存通过第一至第四命令地址所输入的第一至第四地址，基于所述第一至第四输出控制信号而从被锁存的所述第一至第四地址来产生第一至第四锁存地址，并且通过基于所述第一至第四内部输出控制信号而对被锁存的所述第一至第四地址进行反相和缓冲来产生所述第一至第四锁存地址；
第一解码器，其被配置为通过同步于所述写入选通信号将第一锁存地址和第二锁存地址解码来产生第一至第四存储体组地址；和
第二解码器，其被配置为通过同步于所述写入选通信号将第三锁存地址和第四锁存地址解码来产生第一至第四列地址。


14.一种半导体器件，包括：
管道控制电路，其被配置为：当在第一突发操作中输入第一写入命令脉冲时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号；当在第二突发操作中输入第二写入命令脉冲时，产生被顺序地使能的所述第一至第四输入控制信号和所述第一至第四输出控制信号，并且在预设时段之后产生第一至第四内部输出控制信号；和
地址处理电路，其被配置为：当写入选通信号和所述第一至第四输入控制信号被输入时锁存通过命令地址所输入的地址，当所述第一至第四输出控制...

【专利技术属性】
技术研发人员：吴敏煜，郭明均，金民吾，白昶基，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR