半导体器件制造技术

半导体器件包括标志管道、图案模式控制电路和数据复制控制电路。标志管道被配置为基于管道输入控制信号来锁存图案模式标志、第一图案控制标志、第二图案控制标志、数据复制标志和扩展数据复制标志，并且基于管道输出控制信号来输出延迟的图案模式标志、第一延迟的图案控制标志、第二延迟的图案控制标志和合成数据复制标志。图案模式控制电路被配置为基于延迟的图案模式标志、第一延迟的图案控制标志和第二延迟的图案控制标志来设置第一数据图案或第二数据图案。数据复制控制电路被配置为基于合成数据复制标志来将通过第一数据焊盘输入的数据复制到与第二数据焊盘电连接的数据路径上。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2019年12月16日提交的申请号为10-2019-0168082的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例涉及对数据图案执行写操作的半导体器件。
技术介绍
诸如动态随机存取存储器(DRAM)的半导体器件执行写操作和读操作。写操作是用于将数据储存到包括由地址选择的单元阵列的存储体中的操作，并且读操作是用于输出储存在包括在存储体中的单元阵列中的数据的操作。
技术实现思路
根据实施例，半导体器件包括标志管道(flagpipe)、图案模式控制电路和数据复制控制电路。标志管道被配置为基于管道输入控制信号来锁存图案模式标志、第一图案控制标志、第二图案控制标志、数据复制标志和扩展数据复制标志(enlargementdatacopyflag)，并且被配置为基于管道输出控制信号来输出延迟的图案模式标志、第一延迟的图案控制标志、第二延迟的图案控制标志和合成数据复制标志。图案模式控制电路被配置为基于延迟的图案模式标志、第一延迟的图案控制标志及第二延迟的图案控制标志来设置经由第一数据路径写入的第一数据图案或经由第二数据路径写入的第二数据图案。数据复制控制电路被配置为基于合成数据复制标志来将经由第一数据焊盘输入的数据复制到与第二数据焊盘电连接的第三数据路径上。根据另一实施例，半导体器件包括标志生成电路、标志管道和图案模式控制电路。标志生成电路被配置为：在基于内部设置信号生成写控制命令之后，基于内部设置信号和写命令来生成图案模式标志、第一图案控制标志和第二图案控制标志。标志管道被配置为基于管道输入控制信号来锁存图案模式标志、第一图案控制标志和第二图案控制标志，并且被配置为基于管道输出控制信号来输出延迟的图案模式标志、第一延迟的图案控制标志和第二延迟的图案控制标志。图案模式控制电路被配置为基于延迟的图案模式标志、第一延迟的图案控制标志和第二延迟的图案控制标志来设置经由第一数据路径写入的第一数据图案或经由第二数据路径写入的第二数据图案。根据又一实施例，半导体器件包括标志生成电路、标志管道和数据复制控制电路。标志生成电路被配置为：在基于内部设置信号生成写控制命令之后，基于内部设置信号和写命令来生成数据复制标志和扩展数据复制标志。标志管道被配置为基于管道输入控制信号来锁存数据复制标志及扩展数据复制标志，并且被配置为基于管道输出控制信号来输出合成数据复制标志。数据复制控制电路被配置为基于合成数据复制标志来将经由第一数据焊盘输入的数据复制到与第二数据焊盘电连接的数据路径上。附图说明图1是示出根据本公开的实施例的半导体系统的配置的框图。图2是示出包括在图1的半导体系统中的半导体器件的配置的框图。图3是示出根据内部设置信号生成用于控制图2所示的半导体器件的图案模式和数据复制模式的标志的操作的表格。图4是示出包括在图2的半导体器件中的标志生成电路的配置的框图。图5是示出包括在图4的标志生成电路中的图案模式标志生成电路的配置的框图。图6是示出包括在图4的标志生成电路中的第一图案控制标志生成电路的配置的框图。图7是示出包括在图4的标志生成电路中的第二图案控制标志生成电路的配置的框图。图8是示出包括在图4的标志生成电路中的数据复制标志生成电路的配置的框图。图9是示出包括在图2的半导体器件中的管道控制电路的配置的框图。图10是示出包括在图2的半导体器件中的标志管道的配置的框图。图11是示出包括在图10的标志管道中的数据复制管道的配置的框图。图12示出包括在图2的半导体器件中的图案模式控制电路的配置。图13示出包括在图2的半导体器件中的数据复制控制电路的配置。图14是示出图2所示的半导体器件的数据复制操作的时序图。图15和图16是示出图2所示的半导体器件的操作的时序图。图17是示出根据本公开的实施例的电子系统的配置的框图。具体实施方式在下面的描述中，当参数被称为“预定”时，其可以旨在表示：在参数被用于过程或算法中之前确定参数的值。参数的值可以在过程或算法开始时被设置，或者可以在执行过程或算法的时段期间被设置。将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其它实施例中被称为第二元件。此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”至另一个元件时，则不存在中间元件。逻辑“高”电平和逻辑“低”电平可以是用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在实施例中，逻辑“高”电平可以被设置为比逻辑“低”电平的电压电平高的电压电平。另一方面，信号的逻辑电平可以根据实施例而被设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设置为具有逻辑“低”电平。在下文中将参考附图详细描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。图1是示出根据本公开的实施例的半导体系统1的配置的框图。如图1所示，半导体系统1可以包括控制器2和半导体器件3。半导体器件3可以包括标志生成电路320、标志管道340、图案模式控制电路360和数据复制控制电路380。控制器2包括第一控制引脚21、第二控制引脚23和第三控制引脚25。半导体器件3包括第一半导体引脚31、第二半导体引脚33和第三半导体引脚35。第一控制引脚21和第一半导体引脚31通过第一传输线L11彼此连接。第二控制引脚23和第二半导体引脚33可以通过第二传输线L13彼此连接。第三控制引脚25和第三半导体引脚35可以通过第三传输线L15彼此连接。控制器2可以通过第一传输线L11将设置信号CA发送到半导体器件3以控制半导体器件3。设置信号CA可以包括命令和地址。控制器2可以通过第二传输线L13向半导体器件3发送时钟信号CLK以控制半导体器件3。控制器2可以通过第三传输线L15向半导体器件3发送数据DATA。标志生成电路320可以基于设置信号CA生成用于控制图案模式和数据复制模式的标志。由标志生成电路320生成的标志可以在比时钟信号CLK的至少两个周期长的时间段期间生成。因此，当连续执行图案模式下的写操作和数据复制模式下的写操作时，可以防止标志的转变(toggle)，以减少半导体器件3的功耗。标志管道340可以接收并锁存用于控制图案模式和数据复制模式的标志，以在预定的时间点输出延迟标志。标志管道340不对标志进行移位，而是控制生成延迟标志的时本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n标志管道，其被配置为基于管道输入控制信号来锁存图案模式标志、第一图案控制标志、第二图案控制标志、数据复制标志和扩展数据复制标志，并且被配置为基于管道输出控制信号来输出延迟的图案模式标志、第一延迟的图案控制标志、第二延迟的图案控制标志和合成数据复制标志；/n图案模式控制电路，其被配置为基于所述延迟的图案模式标志、所述第一延迟的图案控制标志和所述第二延迟的图案控制标志来设置经由第一数据路径写入的第一数据图案或经由第二数据路径写入的第二数据图案；以及/n数据复制控制电路，其被配置为基于所述合成数据复制标志来将经由第一数据焊盘输入的数据复制到与第二数据焊盘电连接的第三数据路径上。/n

【技术特征摘要】
20191216 KR 10-2019-01680821.一种半导体器件，包括：
标志管道，其被配置为基于管道输入控制信号来锁存图案模式标志、第一图案控制标志、第二图案控制标志、数据复制标志和扩展数据复制标志，并且被配置为基于管道输出控制信号来输出延迟的图案模式标志、第一延迟的图案控制标志、第二延迟的图案控制标志和合成数据复制标志；
图案模式控制电路，其被配置为基于所述延迟的图案模式标志、所述第一延迟的图案控制标志和所述第二延迟的图案控制标志来设置经由第一数据路径写入的第一数据图案或经由第二数据路径写入的第二数据图案；以及
数据复制控制电路，其被配置为基于所述合成数据复制标志来将经由第一数据焊盘输入的数据复制到与第二数据焊盘电连接的第三数据路径上。


2.根据权利要求1所述的半导体器件，还包括管道控制电路，其被配置为基于被生成以执行写操作的写命令来生成所述管道输入控制信号。


3.根据权利要求2所述的半导体器件，其中，所述管道控制电路被配置为当在生成写命令之后经过根据写等待时间和突发长度确定的时段时，生成所述管道输出控制信号。


4.根据权利要求1所述的半导体器件，还包括标志生成电路，其被配置为：在基于内部设置信号生成写控制命令之后，基于所述内部设置信号和写命令来生成所述图案模式标志、所述第一图案控制标志、所述第二图案控制标志、所述数据复制标志和所述扩展数据复制标志。


5.根据权利要求4所述的半导体器件，其中，所述标志生成电路被配置为根据突发长度、存储体模式和时钟模式来调整所述图案模式标志、所述第一图案控制标志、所述第二图案控制标志、所述数据复制标志以及所述扩展数据复制标志的脉冲宽度。


6.根据权利要求1所述的半导体器件，
其中，所述图案模式标志基于内部设置信号而被生成以激活图案模式；
其中，所述第一图案控制标志被生成以驱动所述第一数据图案；以及
其中，所述第二图案控制标志被生成以驱动所述第二数据图案。


7.根据权利要求6所述的半导体器件，其中，
其中，根据所述第一图案控制标志设置所述第一数据图案的逻辑电平；以及
其中，根据所述第二图案控制标志设置所述第二数据图案的逻辑电平。


8.根据权利要求1所述的半导体器件，其中，所述图案模式控制电路包括：
驱动控制信号生成电路，其被配置为基于所述延迟的图案模式标志、所述第一延迟的图案控制标志和所述第二延迟的图案控制标志来生成第一写上拉信号、第二写上拉信号、第一写下拉信号和第二写下拉信号；以及
驱动电路，其被配置为基于所述第一写上拉信号、所述第二写上拉信号、所述第一写下拉信号和第二写下拉信号来驱动第一内部数据和第二内部数据。


9.根据权利要求8所述的半导体器件，其中，所述驱动电路被配置为：
基于所述第一写上拉信号和所述第一写下拉信号而将所述第一内部数据设置为所述第一数据图案；以及
基于所述第二写上拉信号和所述第二写下拉信号而将所述第二内部数据设置为所述第二数据图案。


10.根据权利要求8所述的半导体器件，其中，所述图案模式控制电路还包括：
写管道，其被配置为输出所述第一内部数据和所述第二内部数据；以及
写预驱动器，其被配置为基于所述第一内部数据和所述第二内部数据来驱动全局输入/输出I/O信号。


11.根据权利要求1所述的半导体器件，其中，所述第一数据路径电连接到第三数据焊盘，并且所述第二数据路径电连接到第四数据焊盘。


12.根据权利要求1所述的半导体器件，其中，所述数据复制控制电路包括：
第一数据反相电路，其被配置为接收第一全局I/O信号，以判断所述第一数据反相电路是否对所述第一全局I/O信号进行反相以输出所述第一全局I/O信号的反相信号；
写驱动器，其被配置为基于所述第一数据反相电路的输出信号来驱动存储体I...

【专利技术属性】
技术研发人员：郭明均，金民吾，吴敏煜，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR