一种并行处理除法电路制造技术

一种并行处理除法电路，其接收被除数数据，大于该被除数数据的除数数据、一起始信号和一复位信号，并输出其商数。其包括一时间控制电路；一数据寄存器；一数据选择电路；一减法器，其执行减法计算，并输出减法结果数据和表明出现的减法结果是否溢出的一输出进位。一控制信号产生电路，当该时间控制信号和该控制数据及输出进位均具有一高逻辑电平值时输出一具有高逻辑电平值的选择控制信号。以及，一结果数据产生电路。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种并行处理除法电路，特别涉及由于被除数小于除数而使得商数小于1的一种并行处理除法电路。通常，计算机器使用软件去执行加、减、乘和除计算，这是由于虽然使用硬件计算比使用软件计算要快，但要构成一使用硬件的机器却相当复杂。用来执行其商数为小于1的值的除法-数字电路尤其复杂。本专利技术的目的是提供一种执行除法的简单的并行处理电路，这种电路由硬件构成并被设计成执行商数小于1(即被除数小于除数)的除法计算。为了实现上述目的本专利技术提供了一种并行处理除法电路其接收被除数数据、大于被除数数据的除数数据、一起始信号和一复位信号，并输出商数。该电路包括一时间控制电路，该时间控制电路接收该起始信号和一时钟信号并输出一时间控制信号，该时间控制信号控制输出结果数据的时间。一数据寄存器，其接收该除数数据并输出除数存贮数据，该除数存贮数据与该除数数据反相并且按照起始信号而与该时钟信号同步；一数据选择电路，其接收被除数数据、起始信号和时钟信号，并选择被除数数据或选择根据该起始信号左移一比特的现有选择的数据，或从被左移一比特的现有选择的数据减去除数数据的数据，并且随后输出选择的数据和控制数据；一减法器，其接收该除数存贮数据和该选择数据以执行减法计算，并输出减法结果数据和一表明作为减法的一结果是否出现溢出的输出进位。一控制信号产生电路，其接收该时间控制信号、该控制数据和输出进位，并且当该时间控制信号具有一高逻辑电平值和当该控制数据和该输出进位之一具有一高逻辑电平值时输出一具有一高逻辑电平值的选择控制信号。一结果数据产生电路，其接收该时间控制信号，选择控制信号，根据该时间控制信号与该时钟信号同步，存贮该选择控制信号并通过一比特一比特地将该选择控制信号左移而输出数据。参照附图对本专利技术的最佳实施例进一步作出详细说明附图说明图1是说明本专利技术的并行处理除法电路的一最佳实施例的框图；图2是说明由图1所示本专利技术的该实施例所使用的并行处理除法电路的一时间控制电路100的框图；图3是说明由图1所示本专利技术的该实施例所使用的并行处理除法电路的一锁存电路；图4是说明由图1所示本专利技术的该实施例所使用的并行处理除法电路的一数据寄存器；图5是说明由图1所示本专利技术的该实施例所使用的并行处理除法电路的一数据选择电路；图6A和6B共同构成一说明由图1所示本专利技术的该实施例所使用的并行处理除法电路的一结果数据产生电路的电路；和图7是说明由图1所示的本专利技术该实施例所使用的并行处理除法电路的操作定时的图。图1是说明本专利技术的并行处理除法电路的方框图。如图1所示，最佳并行处理除法电路包括有一接收复位信号RSB、起始信号S和时钟信号CK的时间控制电路100。该时间控制电路输出一时间控制信号TL以控制输出除法结果数据的时间；一数据寄存器200接收除数数据BDAT<80>、起始信号S和时钟信号CK，并且按照起始信号与时钟信号CK同步输出与除数数据BDAT<80>反相的除数存贮数据REG<80>；一数据选择电路300接收被除数数据ADAT<80>、减法输出数据S<80>、起始信号S和时钟信号CK，和选择等于被除数数据ADAT<80>的数据或选择按照该起始信号S被左移一位的在前已有的减法输出数据，并输出一选择数据ACC<80>和控制数据ACC<9>。一减法器400，其接收来自数据寄存器200的除数存贮数据REG<80>和来自数据选择电路300的选择数据ACC<80>，以执行减法计算并输出减法结果数据S<80>和输出进位S<9>；一控制信号产生电路500，其接收一时间控制信号TL、来自数据选择器300的控制数据ACC<9>和来自减法器400的输出进位S<9>，并且当时间控制信号TL具有一高逻辑电平和当控制数据ACC<9>或输出进位S<9>具有一高逻辑电平时输出一具有高逻辑电平的选择控制信号SC；一结果数据产生电路600，其接收该时间控制信号TL、选择控制信号SC和时钟信号CK，按照该时间控制信号TL与时钟信号CK相同步，存贮将其左移一位的选择控制信号SC并输出结果数据QUO<80>。图2是说明本专利技术并行处理除法电路的时间控制电路100的框图。如图2所示，该时间控制电路100包括一根据时钟信号CK向下递增计数的递降计数器(down-counter)110。当该递降计数器110具有一固定值的输出时，通过对该值的检测，检测器120输出一第一复位信号FR。一锁存电路130，其接收一复位信号RSB、一起始信号S和该第一复位信号FR。这个锁存电路130被设置得在当复位信号RSB或第一复位信号FR有效时输出一低逻辑电平，而当该起动信号S有效时输出一高逻辑电平。一触发器，其接收该锁存器130的输出和时钟信号CK并且与该时钟信号CK同步地输出一时间控制信号TL。该时间控制信号TL被连接到递降计数器110的复位支路RB并且当该时间控制信号TL具有低逻辑电平值时导致该递降计数器复位。检测器120可以由一“与非”电路构成。由于如图1所示的本专利技术并行处理除法电路中该除数数据具有9比特，所以该检测器120检测自递降计数器110输出的值并当该输出等于十进制值10时输出一低逻辑电平值。如图3所示，该锁存电路130具有一含有第一、第二和第三输入端的第一“或非”门131以及含有第一和第二输入端的第二“或非”门132。该第一“或非”门131的第一输入端连接有一与复位信号RSB反相的信号。该第一“或非”门131的第二输入端连接有第一复位信号FR。该第一“或非”门131的第三输入端与第二“或非”门132的输出相连。该第二“或非”门132的第一输入端被连接到第一“或非”门131的输出端，并且第二“或非”门132的第二输入端接有一起始信号S。图4示出了本专利技术的并行处理除法电路的一数据寄存器。该数据寄存器200包括有反相器240；用来接收除数数据BDAT<80>的几位比特数据和起始信号S和将它们反相并输出。每个寄存器210、220、230分别包括有一除数数据逻辑250、一时钟分支C、一输入分支D、一复位分支R、一第一输出Q和具有与第一输出Q反相的第二输出QB的触发器。除数数据逻辑250包括有第一和第二“与”门251、252和具有第一及第二输入端的第三“或非”门253。第一“与”门251的第一输入端接有起始信号S，而第一“与”门251的第二输入端与除数数据BDAT<80>的一比特相连。第二“与”门252的第一输入端连接到反相器240的输出，并且第二“与”门252的第二输入端与触发器260的第二输出端QB相连接。第三“或非”门253的第一输入端与第一“与”门251的输出端相连接，并且第三“或非”门本文档来自技高网...

【技术保护点】
一种并行处理除法电路，其接收被除数数据、大于被除数数据的除数数据、一起始信号和一复位信号，所述并行处理除法电路包括： 一时间控制电路，其接收所述起始信号和一时钟信号并且输出用来控制输出除法结果数据的时间的时间控制信号； 一数据寄存器，其接收所述除数数据并输出反相于所述除数数据的除数存贮数据并根据该起始信号与该时钟信号同步； 一数据选择电路，其接收所述被除数数据，减法结果数据、所述起始信号和所述时钟信号，并且其选择所述被除数数据和根据所述起始信号左移一比特位的当前减法结果数据之一的数据，因此，输出选择数据和控制数据； 一减法器，其接收所述除数存贮数据和所述选择数据，执行减法计算，并输出所述减法结果数据和一输出进位，其指明是否该减法结果呈现溢出； 一控制信号产生电路，其接收所述时间控制信号、所述控制数据和所述输出进位，并且当所述时间控制信号具有一高逻辑电平值和当所述控制数据和所述输出进位之一具有一高逻辑电平值时输出一具有一高逻辑电平值的选择控制信号；和 一结果数据产生电路，其接收所述时间控制信号、所述选择控制信号和所述时钟信号，根据该时间控制信号与所述时钟信号同步，在该第三比特上存贮所述选择控制信号并且通过一比特一比特地将选择控制信号左移而输出结果数据。...

【技术特征摘要】
...

【专利技术属性】
技术研发人员：金永喆，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]