半导体器件及其制造方法技术

提供了一种半导体器件及其制造方法。半导体器件包括半导体结构和输入/输出焊盘。半导体结构包括第一衬底和导电层，其中，第一衬底具有彼此相对的第一表面和第二表面，导电层设置在第一衬底的第一表面上，并且导电层包括一个或多个第一迹线。第一半导体结构具有穿过第一衬底并且暴露出一个或多个第一迹线的凹陷，并且输入/输出焊盘设置在一个或多个第一迹线上并且在凹陷中。

【技术实现步骤摘要】
半导体器件及其制造方法本申请是申请日为2019年8月28日、申请号为201980001905.1、专利技术名称为“半导体器件及其制造方法”的申请的分案申请。
本专利技术涉及一种半导体器件及其制造方法。
技术介绍
通过改进工艺技术、电路设计、编程算法和制造工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得更加困难，而且成本更加高昂。因此，针对平面存储单元的存储密度接近上限。三维(3D)存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制去往和来自存储阵列器件的信号的外围器件。参考图1，其示出了常规3D存储器件的输入/输出(I/O)焊盘(pad)结构。在常规3D存储器件的I/O焊盘结构10中，用于形成存储阵列器件14的衬底12可以被蚀穿，以形成用于将在衬底12下方的存储阵列器件14电连接到衬底12上的I/O焊盘16的通孔(throughhole)12h。为了形成I/O焊盘结构10，绝缘层18被进一步形成在衬底12的与存储阵列器件14相反的表面12a上，使得形成于绝缘层18上的I/O焊盘16能够与具有形成于其中的一些元件(例如，掺杂区)的衬底12绝缘。此外，通孔12h被形成为通过绝缘层18和衬底12，并且在每个通孔12h中形成贯穿硅触点(TSC)20和衬(liner)层22，其中，衬层22位于TSC20和衬底12之间，用于使它们相互绝缘。TSC20穿透衬底12并且将I/O焊盘16电连接到存储阵列器件14的形成于衬底12的与表面12a相反的另一表面12b上的贯穿阵列触点14c。钝化层(passivationlayer)24形成于I/O焊盘16上，并且具有暴露出I/O焊盘16的开口24a。然而，下文的描述中的一些缺陷仍然存在于常规I/O焊盘结构10中。第一，在I/O焊盘16和衬底12之间生成的寄生电容将强烈地影响3D存储器件的操作速度或者用于存储或读取3D存储器件中的数据的速度，并且因此，为了减小所述影响，可以增加绝缘层18的厚度，以减小寄生电容，但是寄生电容还存在于TSC20和衬底12之间。第二，在绝缘层18的厚度被增加到例如大于1.4微米时，增加了穿过绝缘层18和衬底12的每个通孔12h的高宽比，由此显著地放大了工艺难度。第三，由于绝缘层18的增加的厚度，需要更加先进的技术，诸如，用于形成具有穿过衬底12的更大高宽比的通孔12h的机器、用于将钨胶填充到具有更大高宽比的通孔12h中的机器、用于在具有更大高宽比的通孔12h中沉积衬层22的机器等等。因而，不能进一步减小3D存储器件的成本。第三，利用先进技术，需要增加存储堆叠的层的数量。在这样的情况下，在贯穿阵列触点14c中的两个贯穿阵列触点之间的空间变得更小，使得每一个通孔12h的开口将更小，并且在TSC20和衬底12之间的空间被减小，由此增加了寄生电容，并且使3D存储器件的操作速度变慢。出于该原因，不同技术代不能连续地共享相同的架构。第四，由于每一个通孔12h的开口受到在贯穿阵列触点14c中的两个贯穿阵列触点之间的空间的限制，所以每一个通孔12h的开口较小并且受限，使得由工艺误差产生的通孔12h的较小的偏差可能引起贯穿阵列触点14c与I/O焊盘16之间的开路或在存储阵列器件14中的电流泄露。
技术实现思路
在本专利技术中描述了半导体器件及其制造方法的实施例。根据本专利技术的实施例，公开了一种半导体器件。半导体器件包括第一半导体结构和输入/输出焊盘。第一半导体结构包括第一衬底和导电层，其中，第一衬底具有彼此相对的第一表面和第二表面，导电层设置在第一衬底的第一表面上，并且导电层包括一个或多个第一迹线。输入/输出焊盘设置在一个或多个第一迹线上。第一半导体结构具有穿过第一衬底并且暴露出一个或多个第一迹线的凹陷，并且输入/输出焊盘设置在凹陷中。在一些实施例中，半导体器件还包括设置在第一衬底的第二表面上的第一绝缘层，并且第一绝缘层具有对应于凹陷的开口。在一些实施例中，第一半导体结构还包括在第一衬底的第一表面和第一导电层之间的第二绝缘层，其中，凹陷穿过第二绝缘层。在一些实施例中，输入/输出焊盘的厚度小于第二绝缘层的厚度。在一些实施例中，第一半导体结构还包括在第一衬底上的外围器件。在一些实施例中，导电层还包括电连接到一个或多个外围器件的至少两个第二迹线。在一些实施例中，输入/输出焊盘直接接触一个或多个第一迹线。在一些实施例中，一个或多个迹线的宽度大于凹陷的底部的宽度。在一些实施例中，半导体器件还包括键合到第一半导体结构的第二半导体结构。在一些实施例中，第二半导体结构包括第二衬底和多个NAND串，并且NAND串设置在导电层和第二衬底之间。在一些实施例中，第一半导体结构还包括在第一衬底上的外围器件，并且NAND串中的一个NAND串电连接到一个或多个外围器件。根据本专利技术的实施例，公开了一种半导体器件的制造方法，并且所述半导体器件的制造方法包括：提供暂时性半导体结构，其中，暂时性半导体结构包括暂时性衬底和导电层，暂时性衬底具有第一表面，导体层被设置在暂时性衬底的第一表面上，并且导电层包括一个或多个第一迹线；在暂时性半导体结构中形成凹陷，以形成第一半导体结构和第一衬底，其中，凹陷穿过第一衬底并且暴露出一个或多个第一迹线；以及在凹陷中并且在一个或多个第一迹线上形成输入/输出焊盘。在一些实施例中，制造方法还包括将暂时性衬底的与第一表面相对的表面变薄，以在提供暂时性半导体结构和形成凹陷之间形成第二表面。在一些实施例中，制造方法还包括在提供暂时性半导体结构和形成凹陷之间，在暂时性衬底上形成第一绝缘层，其中，第一绝缘层具有暴露出暂时性衬底的开口。在一些实施例中，暂时性半导体结构还包括在暂时性衬底的第一表面和导电层之间的暂时性绝缘层，并且形成凹陷包括将暂时性绝缘层图案化为形成第二绝缘层。在一些实施例中，形成输入/输出焊盘包括：在第一绝缘层、凹陷的侧壁以及一个或多个第一迹线上沉积导电材料层；以及去除导电材料层的在第一绝缘层和凹陷的侧壁上的部分。在一些实施例中，输入/输出焊盘是直接形成于一个或多个第一迹线上的。在一些实施例中，提供第一半导体结构包括提供暂时性半导体结构，提供暂时性半导体结构包括提供键合到暂时性半导体结构的第二半导体结构。本领域技术人员根据所述描述、权利要求和本公开内容的附图能够理解本公开内容的其他方面。对于本领域普通技术人员而言，在阅读了下文对在各附图和绘画中示出的优选实施例的详细描述之后，本专利技术的这些和其他目标将无疑将变得显而易见。附图说明被并入本文并且形成说明书的部分的附图示出了本专利技术的实施例并且与说明书一起进一步用以解释本专利技术的原理，并且使相关领域的技术人员能够做出和使用本专利技术。图1示出了常规3D存储器件的输入/输出焊盘结构。图2示意性地示出了根据本专利技术的第一实施例的示例性半导体器件的截面图。图3示意性地示出了根据本专利技术的本文档来自技高网...

【技术保护点】
1.一种三维存储器件，包括：/n第一半导体结构，其包括第一衬底和导电层，其中，所述第一衬底具有彼此相对的第一表面和第二表面，所述导电层设置在所述第一衬底的所述第一表面上，并且所述导电层包括一个或多个第一迹线；以及/n设置在所述一个或多个第一迹线上的输入/输出焊盘；/n其中，所述第一半导体结构具有穿过所述第一衬底并且暴露出所述一个或多个第一迹线的凹陷，并且所述输入/输出焊盘被设置在所述凹陷中。/n

【技术特征摘要】
1.一种三维存储器件，包括：
第一半导体结构，其包括第一衬底和导电层，其中，所述第一衬底具有彼此相对的第一表面和第二表面，所述导电层设置在所述第一衬底的所述第一表面上，并且所述导电层包括一个或多个第一迹线；以及
设置在所述一个或多个第一迹线上的输入/输出焊盘；
其中，所述第一半导体结构具有穿过所述第一衬底并且暴露出所述一个或多个第一迹线的凹陷，并且所述输入/输出焊盘被设置在所述凹陷中。


2.根据权利要求1所述的三维存储器件，还包括键合到所述第一半导体结构的第二半导体结构。


3.根据权利要求2所述的三维存储器件，其中，所述第二半导体结构包括多个NAND串。


4.根据权利要求3所述的三维存储器件，其中，所述第一半导体结构还包括在所述第一衬底上的外围器件，并且NAND串中的一个NAND串电连接到所述外围器件。


5.根据权利要求1所述的三维存储器件，还包括设置在所述第一衬底的所述第二表面上的第一绝缘层，其中，所述第一绝缘层具有对应于所述凹陷的开口。


6.根据权利要求1所述的三维存储器件，其中，所述第一半导体结构还包括在所述第一衬底的所述第一表面和第一导电层之间的第二绝缘层，其中，所述凹陷穿过所述第二绝缘层。


7.根据权利要求6所述的三维存储器件，其中，所述输入/输出焊盘的厚度小于所述第二绝缘层的厚度。


8.根据权利要求1所述的三维存储器件，其中，所述第一半导体结构还包括在所述第一衬底上的外围器件。


9.根据权利要求8所述的三维存储器件，其中，所述导电层还包括电连接到所述外围器件的至少两个第二迹线。


10.根据权利要求1所述的三维存储器件，其中，所述输入/输出焊盘直接接触所述一个或多个第一迹线。


11.根据权利要求1所述的三维存储器件，其中，所述一个或多个迹线的宽度大于所述凹陷的底部的宽度。


12.一种三维存储器件的制造方法，包括：
提供暂时性半导体结...

【专利技术属性】
技术研发人员：陈赫，华子群，伍术，王永庆，肖亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42