总线主控保留和仲裁电路及其使用方法技术

一种总线主控保留和仲裁电路，包括：一个第一输出缓冲器，用于缓冲多个总线请求信号；一个循环电路，用于输出周期性的总线选择号；一个总线保留信号发生电路，用于通过检测总线请求信号来输出总线保留信号并输出表示保留信号存储状态的第一信号；以及一个总线选择逻辑，用于根据第一输出缓冲器或总线保留信号发生电路的输出来输出总线选择信号，根据第一信号切换该总线选择逻辑的操作模式。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种总线主控仲裁电路，特别涉及一种能够有效地保留和仲裁总线使用请求的。图1显示了一个常规的总线主控仲裁电路。如图所示，常规的总线主控仲裁电路带有一个循环电路10和一个总线选择逻辑11，循环电路10以定期间隔输出周期性的总线选择号BS0-BSn，总线选择逻辑11根据来自循环电路10的总线选择号BS0-BSn输出关于多个总线请求信号BR0-BRn的总线选择信号BA0-BAn。在这种总线主控仲裁电路中，循环电路10以定期间隔向总线选择逻辑11提供周期性的总线选择号BS0-BSn。从请求使用总线的外部芯片接收总线请求信号BR0-BRn的总线选择逻辑11将芯片编号与循环电路10提供的总线选择号BS0-BSn进行比较。当比较的信号相同时，总线选择逻辑11输出总线选择信号BA0-BAn，将总线主控权给予相应的芯片、一第一芯片，并输出一个停止信号来中止循环电路10的驱动。因此，被授权主控总线的芯片根据总线选择信号BA0-BAn发送和接收数据，并且循环电路10的驱动由停止信号中止，直到该芯片完成对总线的使用。进一步地，当第一芯片完成对总线的使用时，总线选择逻辑11禁止停止信号，以便恢复循环电路10的操作。接着，常规的总线主控仲裁电路通过重复地执行上述过程在已经发出总线使用请求的芯片之间进行仲裁。为了更详细地说明常规的总线主控仲裁电路的操作，如图2所示，循环电路10判定是否接收到来自总线选择逻辑11的停止信号(S10)。如果接收到，循环电路10的操作被中止(S11)，而如果未提供停止信号，则循环电路10以定期间隔向总线选择逻辑11输出周期性的总线选择号BS0-BSn。如图3所示，总线选择逻辑11检查是否有芯片作出了总线使用请求(S20)。当来自第一外部芯片的总线请求信号BR0在时间t1被允许时，如图4A所示，逻辑11将第一芯片的芯片编号与来自循环电路10的总线选择号进行比较(S21)。在第一芯片编号与总线选择号BS0相同的时候，即总线选择号BS0从循环电路10提供出的时候，总线选择逻辑11输出总线选择信号BA0，用以允许第一芯片主控总线，并且向循环电路10输出停止信号。因此，第一芯片使用总线发送/接收数据，循环电路10的驱动根据停止信号被中止，直到第一芯片结束使用总线。然而，如果第一芯片的芯片编号与总线选择信号BS0不同，则总线选择逻辑11重复执行上述步骤(S20，S21)。接着，当第一芯片在时间t2完成其对总线的使用时，总线选择逻辑11禁止停止信号，从而再次驱动循环电路10(S25)，然后检查是否有另外的芯片作出了芯片使用请求(S20)。作为检查结果，因为来自一个请求使用总线的外部第三芯片的总线请求信号BR2在时间t3被允许，如图4C所示，所以总线选择逻辑11如上所述在第三芯片的芯片编号与来自循环电路10的总线选择号BS2相同的时候向第三芯片输出一个总线选择信号BA2，并向循环电路10输出停止信号。因此，第三芯片使用总线，从而发送/接收数据，并且循环电路10的操作根据停止信号被中止，直到第三芯片结束使用总线。然后，当停止信号被禁止时，循环信号10被再次驱动。接着，常规的总线主控仲裁电路通过重复地执行上述过程在发出总线使用请求的芯片之间进行仲裁。然而，在这种操作中，多个外部芯片不定期地输出总线请求信号BR0-BRn，总线选择逻辑11将主控总线权给予首先请求使用总线的芯片，然后在第一请求芯片结束使用总线时接收从另一个芯片输入的总线使用请求，并将总线主控权给予该另一个芯片。当接收到多个总线请求信号时，出现了一个问题，即常规的总线主控仲裁电路不能将总线主控权给予一特定芯片。例如，总线选择逻辑11将主控总线权给予首先请求使用总线的芯片，并在第一请求芯片结束使用总线时将总线主控权给予另一个芯片。然而，如图4A至4C所示，当第一请求芯片在时间t2结束使用总线时，循环电路10被再次驱动，并且在将“1”加到前一个总线选择号BS0之后，循环电路10顺序地输出从BS1开始的总线选择号BS1，BS2，...，BSn。进一步地，如果在时间t3从第三芯片输入总线选择请求信号BR2，当循环电路10向总线选择逻辑11提供相应于总线选择请求信号BR2的总线选择号BS2时，总线选择逻辑11输出将总线主控权给予第三芯片的总线选择信号BA2。这是因为在一特定芯片结束使用总线时总线选择逻辑11将总线主控权给予另一个芯片。接着，在第三芯片结束使用总线时，如果未输入总线请求信号BR5，而是输入了另一个总线请求信号BR，则总线选择逻辑11将总线主控权给予提供了总线请求信号BR的芯片。因此，当重复执行这种操作时，输出总线请求信号BR5的第六芯片最后不能接收到总线主控权。结果，未被给予总线主控权的芯片会引起功能错误，更严重地甚至丢失数据。因此，本专利技术针对一个消除了现有技术的问题和缺陷的。本专利技术的一个目的是提供一种有效地保留和仲裁不定期提供的总线请求信号的。进一步地，本专利技术的另一个目的是提供一种通过根据保留信号数在正常和保留模式之间切换总线选择逻辑的模式来获得系统可靠性的。如同所实施及概括说明的，为了实现本专利技术的这些和其他优点以及目的，提供了一种总线主控保留和仲裁电路，包括一个第一输出缓冲器，用于缓冲多个总线请求信号；一个循环电路，用于输出周期性的总线选择号；一个总线保留信号发生电路，用于通过检测总线请求信号来输出总线保留信号并输出表示保留信号存储状态的/2S信号；以及一个总线选择逻辑，用于根据第一输出缓冲器或总线保留信号发生电路的输出来输出总线选择信号，根据/2S信号切换该总线选择逻辑的操作模式。另外，为了实现上述目的，提供了一种总线主控保留和仲裁方法，包括如下步骤检查/2S信号是否被允许；当/2S信号被禁止时根据来自一个FIFO的总线请求信号执行一个正常操作模式以输出总线选择信号；当/2S信号被允许时根据来自一个FIFO的总线保留信号执行一个保留操作模式以输出总线选择信号；以及每次当总线使用结束时重复上述步骤。这里包括的附图提供了对本专利技术的进一步的理解，构成了本说明书的一部分，附图显示了本专利技术的实施例，与说明书一起用于解释本专利技术的原理。在图中图1是一个常规的总线主控仲裁电路的方框图；图2是显示图1中的循环电路的操作的流程图；图3是显示图1中的总线选择逻辑的操作的流程图4A至4C输入图1中的总线请求信号的波形图；图5是依据本专利技术的总线主控保留和仲裁电路的方框图；图6是图5的总线保留信号发生单元的详细方框图；图7是图5的时钟信号发生单元的详细方框图；以及图8是显示图5的总线主控保留和仲裁电路的操作的流程图。现在参考附图详细说明本专利技术的优选实施例。图5显示了依据本专利技术的总线主控保留和仲裁电路。如图所示，总线主控保留和仲裁电路带有第一输出缓冲器100、循环电路101、总线选择逻辑102、总线保留信号发生单元103、时钟信号发生单元104、先进先出(FIFO)105和第二输出缓冲器106。更特别地，第一输出缓冲器100向总线选择逻辑102输出从外部芯片提供的总线请求信号BR0-BRn，当一个双存储(two-store)(/2S)信号或停止信号被允许时，循环电路101停止操作，而当/2S信号或停止信号被禁止时，循环电路101以定期间隔输出周期性的本文档来自技高网...

【技术保护点】
一种总线主控保留和仲裁电路，包括： 一个第一输出缓冲器，用于缓冲多个总线请求信号； 一个循环电路，用于输出周期性的总线选择号； 一个总线保留信号发生电路，用于通过检测总线请求信号来输出总线保留信号并输出表示保留信号存储状态的第一信号；以及 一个总线选择逻辑，用于根据第一输出缓冲器或总线保留信号发生电路的输出来输出总线选择信号，根据第一信号切换该总线选择逻辑的操作模式。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金永浩，
申请(专利权)人：LG情报通信株式会社，
类型：发明
国别省市：KR[韩国]