一种基于新型delta-sigma调制器的锁相环小数分频方法技术

本发明专利技术提出一种基于新型delta‑sigma调制器的锁相环小数分频方法，采用吞脉冲式可编程分频器实现分频，该分频器其包括包括高速8/9预分频器、可编程M计数器、可编程A计数器、新型ΔΣ调制器和符号拓展模块；该分频器架构中：M计数器为n位计数器，而A计数器为m位计数器，以及分频比的整数部分的位数为(n+m)位、小数部分的位数为p位。通过调整n,m,p的值，获取不同的分频比和频率分辨率。该新型ΔΣ调制器为MASH型，并增加了一个位数少的误差反馈调制器和LFSR伪随机序列产生器，该MASH型ΔΣ调制器设计简单，易满足时序要求，版图面积小。尽管通过LFSR引入了抖动，但是并不会恶化ΔΣ调制器输出序列的低频处的噪声。

【技术实现步骤摘要】
一种基于新型delta-sigma调制器的锁相环小数分频方法
本专利技术涉及数模混合集成电路及射频集成电路领域，具体涉及一种小数分频锁相环的分频器电路，更具体而言，涉及一种基于新型delta-sigma调制器的锁相环小数分频方法。
技术介绍
现代频率综合器普遍采用锁相环PLL结构，宽带，低噪声，高频率分辨率，快速切换，低功耗等是频率综合器设计面临的挑战。其中，为了解决频率分辨率与频率切换之间的矛盾，很多应用已经采用了小数分频锁相环的方案。小数分频锁相环中很重要的模块是小数分频器。小数分频技术很大的一个应用问题是会产生小数杂散。从上世纪80年代，小数分频技术开始普及之后，如何抑制小数杂散也成了小数分频锁相环的研究热点，比如DAC补偿方法、相位插值法、ΔΣ调制器技术。DAC补偿方法中，前提是能够估算小数杂散的产生，一般这种有效估算只在一阶ΔΣ调制器，即累加器作为分频比切换控制模块时才有效(参见参考文献1和5)，对于高阶的ΔΣ调制器，DAC补偿方案并不容易实现，此外，杂散抑制效果受DAC的失配和精度，以及PFD(鉴相器)/CP(电荷泵)非线性本文档来自技高网...

【技术保护点】
1.一种基于新型delta-sigma调制器的锁相环小数分频方法，其包括包括高速8/9预分频器、可编程M计数器、可编程A计数器、新型ΔΣ(Delta-sigma)调制器和符号拓展模块；/n其中，高速8/9预分频器对VCO(压控振荡器)输出时钟进行预分频器，产生f1输出频率，模控制信号MC为高时，分频比为9，模控制信号MC为低时，分频比为8；/nM计数器对预分频器输出信号f1进行分频，分频比为M，M的取值由输入n位二进制数决定，范围为1～(2

【技术特征摘要】
1.一种基于新型delta-sigma调制器的锁相环小数分频方法，其包括包括高速8/9预分频器、可编程M计数器、可编程A计数器、新型ΔΣ(Delta-sigma)调制器和符号拓展模块；
其中，高速8/9预分频器对VCO(压控振荡器)输出时钟进行预分频器，产生f1输出频率，模控制信号MC为高时，分频比为9，模控制信号MC为低时，分频比为8；
M计数器对预分频器输出信号f1进行分频，分频比为M，M的取值由输入n位二进制数决定，范围为1～(2n-1),当M计数器完成一轮递增计数之后，载入新的计数器值M，同时输出一个1/f1周期的复位信号Reset到A计数器，使A计数器复位，载入新的计数器值A，A的值由输入m位二进制数决定，范围为0～(2m-1)；
A计数器：以f1为时钟，A计数器进行递减计数，在计数过程中，输出信号MC为高，当A计数器完成一轮计数之后，输出信号MC为低电平，并且等待M计数器完成计数，给它提供复位信号；
新型ΔΣ调制器以分频后输出信号为时钟，调制器为分频比切换控制模块，输入为p位小数频率控制字，整个小数分频器的实时分频比为整数，每隔一个分频后输出时钟变化1次，从而实现平均效果上为小数分频；ΔΣ调制器输出4位数字信号到符号拓展模块；该4位数字信号为有符号数，并经过...

【专利技术属性】
技术研发人员：吴子莹，陈志坚，周长见，李斌，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44