一种随机存取存储器的控制器具有控制逻辑，其包括检测未完成的存储器访问状态的判优器。控制器从多个存储器访问队列中的一个选择存储器访问。控制逻辑在装置允许对连续的存储器访问进行特殊处理时响应存储器访问链接位。（*该技术在2020年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
本专利技术涉及并行处理器的存储系统。并行处理是处理计算过程中并发事件的信息的有效形式。并行处理同顺序处理相比，需要在计算机中同时执行许多程序。在并行处理器的范畴中，并行性包括在同一时刻做超过一件的事情。不像其中所有的任务都在一个工作站按顺序完成的串行模式，或其中任务在特殊化的工作站通过并行处理完成的流水线机器，并行处理情况下提供了每一个都能完成所有任务的多个工作站。也就是说，通常，所有或多个工作站在问题的相同或共同基础上同时且独立地工作。某些问题适合通过施加并行处理来解决。并行处理能在存储系统上形成约束，特别当不同的设备能从相同的存储系统写或读的时候。
技术实现思路
根据本专利技术的一个方面，随机存取存储器的控制器包括控制逻辑，包括检测未完成的存储器访问的状态以从存储器访问的多个队列之一选择存储器访问的判优器。控制逻辑当装置允许对邻近的存储器访问进行特殊处理时，响应存储器访问链接位。附图说明图1是使用以硬件为基础的多线路处理器的通信系统的框图。图2是图1的以硬件为基础的多线路处理器的详细的框图。图3是图1和图2的以硬件为基础的多线路处理器中使用的微引擎功能单元的框图。图4是在以硬件为基础的多线路处理器中使用的用于提高的带宽操作的内存控制器的框图。图4A是表示图4的SDRAM控制器中的判优策略的流程图。专利技术描述参考图1，通信系统10包括并行的、以硬件为基础的多线路处理器12。以硬件为基础的多线路处理器12与诸如外围部件互连(PCI)总线14之类的总线、存储器系统16和第二总线18相连。系统10对能被分解成并行的子任务或功能的任务特别有用。以硬件为基础的多线路处理器12对跟带宽有关而跟等待时间无关的任务特别有用。以硬件为基础的多线路处理器12具有多重微引擎22，每一个微引擎均带多重的能同时有效且能在一项任务上独立工作的硬件控制的线路。以硬件为基础的多线路处理器12还包括中央控制器20，其协助负载以硬件为基础的多线路处理器12的其它资源的微码控制，并完成其它通用计算机类型的功能，诸如处理协议、异常以及在诸如边界条件之类的微引擎终止数据包以获取更详细处理的条件下对分组处理的额外支持。在一实施例中，处理器20是以StrongArm(Arm是英国ARM有限公司的商标)为基础的结构。通用微处理器20具有操作系统。通过操作系统，处理器20能调用功能以在微引擎22a-22f上操作。处理器20能使用任何支持的操作系统，较佳为实时操作系统。对于作为Strong Arm结构使用的核心处理器，可使用诸如微软(Microsoft)NT实时、VXWorks和uCUS以及在互联网上提供的免费软件操作系统之类的操作系统。以硬件为基础的多线路处理器12还包括多个功能微引擎22a-22f。每一个功能性微引擎(微引擎)22a-22f都在硬件上保持多个程序计数器并与程序计数器相关的状态。相应的多个系列的线路能有效地同时在22a-22f中的每一个微引擎上有效，同时在任何一个时刻只有一条线路在进行实际操作。在一个实施例中，如图所示，有六个微引擎22a-22f。微引擎22a-22f有处理四个硬件线路的能力。六个微引擎22a-22f用包括存储系统16与总线接口24和28的共享资源进行操作。存储系统16包括同步动态随机存取存储器(SDRAM)控制器26a和静态随机存取存储器(SRAM)控制器26b。SDRAM存储器16a和SDRAM控制器26a通常用于处理大容量数据，比如，处理网络数据包的网络有效负载。SRAM控制器26b和SRAM存储器16b用于低等待时间、快速存取任务的网络应用，比如，存取检索表、核心处理器20的存储器，等等。六个微引擎22a-22f以数据的特性为基础对SDRAM16a或者SRAM16b进行存取。从而，低等待时间、低带宽的数据被存入SRAM并从中提取，而等待时间并非如此重要的带宽较高的数据被存入SDRAM并从中提取。微引擎22a-22f能执行对SDRAM控制器26a或SRAM控制器16b的存储器访问指令。硬件多线路操作的优点可通过SRAM或SDRAM存储器的存取来解释。举例来说，来自微引擎、通过线路0请求的SRAM存取将造成SRAM控制器26b引发对SRAM存储器16b的存取。SRAM控制器控制SRAM总线的判优，对SRAM16b进行存取，从SRAM16b提取数据，以及将数据返回到需求微引擎22a-22b。在SRAM的存取过程中，如果微引擎比如22a只有一个可操作的单独线路，该引擎将静止直到数据从SRAM返回。通过在22a-22f中每一个微引擎内使用硬件关联交换技术，硬件关联交换技术使带独特程序计数器的其它关联在那相同的微引擎中执行。由此，另外一条线路，比如线路1能运行，同时第一条线路，比如线路0正在等待读取数据的返回。在执行过程中，线路1可对SDRAM存储器16a进行存取。当线路1在SDRAM单元上操作，且线路0在SRAM单元上操作时，一条新的线路，比如线路2现在能够在微引擎22a内操作。线路2能够操作一定的时间直到它需要对存储器进行存取或完成某些其它的长等待时间的操作，比如对总线接口进行存取。因此，在同时，处理器12可有凭借一个微引擎22a完成或操作的总线操作、SRAM操作和SDRAM操作，以及具有供应给在数据通道处理更多操作的另一条线路。硬件关联交换技术同样与任务同步完成。举例来说，两条线路可选中相同的共享资源，比如SRAM。这些功能分离单元，比如FBUS接口28、SRAM控制器26a和SDRAM控制器26b，当它们完成来自于一个微引擎线路关联的所请求的任务时，每一个单元都会返回报告操作完成的标志信号。当微引擎接收到标志时，微引擎能检测到该开启哪一条线路。以硬件为基础的多线路处理器12应用的一个例子是用作网络处理器。作为网络处理器时，以硬件为基础的多线路处理器12与诸如媒体控制设备，比如一台10/100BaseT的Octal MAC13a或一台Gigabit Ethernet设备13b之类的网络设备对接。总的来说，作为网络处理器时，以硬件为基础的多线路处理器12能与任何类型的通信设备或接收/发送大量数据的通信接口对接。在网络应用中运行的通信系统10可接收到多个来自设备13a和13b的网络数据包，并且可以并行的方式处理那些数据包。配备了以硬件为基础的多线路处理器12后，每个网络数据包可独立地被处理。使用处理器12的另一个例子是附言处理器的印刷机械或作为存储子系统，比如RAID磁盘存储器的处理器。进一步的使用是作为匹配引擎。举例来说，在安全工业中，电子贸易的出现需要使用电子匹配引擎来匹配购买者与销售者之间的订单。这些以及其它并行型任务可在系统10上完成。处理器12包括将处理器同第二总线18连接的总线接口28。在一个实施例中的总线接口28将处理器12同称之为FBUS的18(FIFO总线)相连。FBUS接口28负责控制并将处理器12同FBUS18相连。FBUS18是用于对接媒体访问控制器(MAC)设备的64位宽的FIFO总线。处理器12包括第二接口，比如将其它属于PCI14总线的系统元件同处理器12连接的PCI总线接口24。PCI总线接口24为存储器16，比如SDRAM存储器16a提供高速数据通道24a。凭借这个通道，本文档来自技高网...
【技术保护点】
一种随机存取存储器的控制器，其特征在于包含： 控制逻辑，包括检测未完成的存储器访问的状态以从多个存储器访问队列中的一个选择存储器访问的判优器，所述的控制逻辑当装置允许对连续存储器访问进行特殊处理时响应存储器访问链接位。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：G沃尔里奇，D伯恩斯坦因，MJ阿迪莱塔，W威勒，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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