采用改进时序的低功耗组相联高速缓冲存储器制造技术

本发明专利技术为一种采用改进时序控制的低功耗组相联高速缓冲存储器（ｃａｃｈｅ）。其具体的ｌｏａｄ操作时序采取了在对各路ｔａｇｓｒａｍ进行读出的同时不对任何一路ｄａｔａｓｒａｍ进行读出操作的方式，在ｔａｇ比较器的比较结果稳定后对命中的一路ｄａｔａｓｒａｍ进行数据读出操作（ｃａｃｈｅ命中时）或不对任何一路ｄａｔａｓｒａｍ进行读出（ｃａｃｈｅ失效时）。本发明专利技术的硬件电路由ｔａｇｓｒａｍ部分、ｄａｔａｓｒａｍ部分、ｔａｇ比较器、ｄａｔａ输出多路选择及驱动电路经电路连接组成。本发明专利技术的组相联高速缓冲存储器的功耗比传统的ｃａｃｈｅ功耗大大降低。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及采用改进后的时序控制设计的低功耗的多路组相联高速缓冲存储器(cache)。高速缓存即cache通常可根据映射方法的不同分为三种全相联映射cache，直接映射cache和组相联映射cache。在这三种Cache中，全相联映射Cache的命中率是最高的，但是它的命中取数时间和功耗也是最大的。直接映射cache的命中取数时间是最短的，但是它的命中率是最低的。组相联映射cache的命中率和命中取数时间处于全相联映射和直接映射cache之间，因此目前处理器中多数采用组相联cache作为片上高速缓冲存储器，通常在处理器中应用的是2路、4路、8路以及16路组相联cache。目前的组相联cache设计方法主要有以下两种(1)采用传统的四路data sram(data sram存储cache数据部分的静态存储器)与tag sram(tag sram存储cache标签部分的静态存储器)并行读出的时序，在tag比较器得出比较结果后选中一路数据输出。在这种读出时序的cache中降低功耗主要采用以下技术将data sram分块以减少字线和位线上的电容负载，采用电流读写方式以减少位线上的电压摆幅，使用脉冲控制信号以减少静态功耗等。采用这种控制时序的N路组相联cache要读出各路data sram的数据，因此在命中时浪费了(N-1)路的data sram读出功耗，而在Cache失效时则浪费了N路data sram的读出功耗。采用这种设计方法的组相联cache如A.Kemal Goksel，Robert H.Krambeck，Phillip P.Thomas，Mean sea Tsay，Cheng Yueh Chen，Donaldg.Clemons，FrankD.Larocca，and Liang-peng Mai，“A content Addressable Memory Management Unit with On-ChipData Cache”，IEEE J.Solid-State Circuits，vo1.24，pp.592-596，Oct.1989；Hiroyuki Mizuno，NozomuMatsuzaki，Kenichi Osada，Toshinobu Shinbo，Nagatoshi Ohki，Hiroshi Ishida，Koichiiro Ishibashi，and Tokuo Kure，“A 1-V，100-MHz，10-mW Cache Using a Seperated Bit-Line Memory HierarchyArchitecture and Domino Tag Comparators”，IEEE J.Solid-State Circuits，vol.31，pp.1618-1624，Nov.1996。(2)可预测组相联cache(PSApredictive associative cache)。这种组相联cache根据程序计数器PC的值或者根据流水线中load指令的目标地址值进行命中cache的预测，只对预测将要命中的一路data sram进行读出(和N路tag的读出并行进行)，如果tag比较结果表明预测成功则数据直接经多路选择器输出，而如果tag比较结果表明预测失败时则需要抛弃已经读出的一路数据，再重新对真正命中的一路data sram进行读出。采用这种技术设计的电路如BCalder，D.Grunwald and J.Emer，“Predictive Sequential Cache.In Proceedings of the Second IEEESynposium on High-Performance Computer Architecture，Feb.1996；B.Batson and T.N.Vijaykumar，“Reactive associative caches”，In Proceedings of the 2001 International Conference on ParallelArchitectures and Compiliaation，Sept.2001。这种设计方法的优点是在预测成功率高的时候可以得到很高的cache读取速度，同时由于只对一路(预测成功)或两路(预测失败)data sram进行读出，功耗比传统的N路data sram全部读出要降低许多。但是这种Cache的缺点也是很明显的首先硬件电路复杂度大大增加，需增加查找表(look-up table)的硬件电路；其次电路最坏情况(worst-case)的命中取数时间(决定处理器最高工作频率的关键参数)比传统的数据并行读出cache增加60％以上，并且即使在cache不命中的情况下仍会对一路data sram进行读出，浪费了该路data sram的读出功耗。鉴于以上缺点，对高速低功耗cache的设计方法仍需进行进一步研究。本专利技术提出的N路组相联cache电路(这里N为2-16的整数)由tag部分11、data部分12、tag比较器15、输出数据多路选择器18组成，其电路框图如附图说明图1所示。其中tag部分11是由tag时序控制电路13和tag阵列及读写外围电路14经电路连接组成，data部分由data时序控制电路16和data存储阵列及外围读写电路17经电路连接组成。tag阵列及外围控制与读写电路14的电路框图如图2所示，该电路由tag存储阵列21、tag位线预充电电路22、tag阵列字线预译码及译码电路23、tag写数据驱动电路24以及tag数据读出灵敏放大器电路25经电路连接组成。data阵列及外围控制与读写电路的电路框图如图3所示，该电路由data存储阵列31、data位线预充电电路32、data阵列的字线预译码及译码电路33、data写数据驱动电路34及data数据读出灵敏放大器电路35经电路连接组成。其中的时序控制采用如下方式在对cache进行load操作时，data sram部分的读出在tag比较器的比较结果稳定后进行，且仅对经tag比较后命中的一路data sram进行读出。本专利技术中，在多路组相联cache的load操作开始后，tag sram的读操作进行的同时不对data sram进行读操作。在对cache进行load操作时，data sram部分的读出在tag比较器的比较结果稳定后进行，且仅对经tag比较后命中的一路data sram进行读出。而且对任何一路datasram的读操作都是由tag比较器的输出信号控制的，只有在该路命中的情况下才会对这一路data sram进行读出。本专利技术中，上述时序控制的具体过程如下在对组相联cache进行load操作时，首先由tag时序控制电路13产生tag读出控制信号(主要包括tag字线选择信号和tag灵敏放大器使能信号)对N路tag进行并行读出，在对tag存储阵列进行数据读出的时候data存储阵列不进行任何操作。读出的tag存储数据输入tag灵敏放大器(包含在14中)，放大后的信号tag＜0N-1＞与输入的地址信号相应部分PA＜0N-1＞在tag比较器15中进行比较。tag比较器15的输出信号即tag命中信号输入本文档来自技高网...

【技术保护点】
一种采用改进时序控制的低功耗多路组相联ｃａｃｈｅ，由ｔａｇ ｓｒａｍ部分（１１）、ｄａｔａ ｓｒａｍ部分（１２）、ｔａｇ比较器（１５）、输出数据多路选择器（１８）经电路连接组成。其特征在于：ｔａｇ部分（１１）由ｔａｇ时序控制电路（１３）和ｔａｇ阵列及读写外围电路（１４）经电路连接组成，ｄａｔａ部分由ｄａｔａ时序控制电路（１６）和ｄａｔａ存储阵列及外围读写电路（１７）经电路连接组成；ｔａｇ阵列及外围控制与读写电路（１４）由ｔａｇ存储阵列、ｔａｇ位线预充电电路、ｔａｇ阵列字线预译码及译码电路、ｔａｇ写数据驱动电路以及ｔａｇ数据读出灵敏放大器电路经电路连接组成。ｄａｔａ阵列及外围控制与读写电路由ｄａｔａ存储阵列、ｄａｔａ位线预充电电路、ｄａｔａ阵列的字线预译码及译码电路、ｄａｔａ写数据驱动电路及ｄａｔａ数据读出灵敏放大器电路经电路连接组成；ｃａｃｈｅ进行ｌｏａｄ操作时ｄａｔａ ｓｒａｍ部分的读出在ｔａｇ比较器的比较结果稳定后进行，且仅对经ｔａｇ比较后命中的一路ｄａｔａ ｓｒａｍ进行读出。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙慧，王佳静，李侠，卜涛，郭靖，章倩苓，周晓方，闵昊，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]