数据处理器、半导体存储设备以及时钟频率的检测方法技术

一种数据处理器包括： ＣＰＵ； 半导体存储设备，具有预充电持续时间检测器电路，用于在预充电结束时，监测位线上的电势，以判断位线上的电势是否达到预定电势；以及 控制电路，用于当位线上的电势未达到预定电势时，复位上述ＣＰＵ的操作。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及数据处理器，更具体地说，涉及一种具有半导体存储设备的数据处理器，当从半导体存储设备中读取数据时，需要对其预充电。
技术介绍
诸如微处理器的数据处理器与在预定的频率范围内的时钟同步工作，因此如果时钟在频率上有较大偏移，数据处理器易发生错误。为解决这一问题，比如日本特开55130/2002披露了一个具有频率判断电路的数据处理器，用于判断时钟是否属于预定的频率范围，并且当时钟有频偏时，复位CPU的操作，以预防故障产生。日本特开55130/2002中说明的数据处理器，包括一个由电容C以及电阻R构成的频率检测器电路。在外加时钟频率变化时的各个定时点，电容C重复充放电。如果充电或者放电不能在一个时钟周期内完成(即，当时钟频率高时)，频率检测器电路会发出一个检错信号。如上所述的常规数据处理器，因为频率检测器电路是由电容C以及电阻R构成，则由于电源电压和周围温度的变化、有关制造的差异，以及诸如此类的原因引起的检测特性的改变，使得在精确判定时钟频率是否超过预定的频率时会遇到困难。常规数据处理器隐含的另一个问题是频率检测器电路检测特性的改变取决于发货后的使用条件。另外，电容C以及电阻R的使用导致频率检测器电路需要较大的版面面积，这会在数据处理器要集成在一块芯片上时，不利地导致芯片面积的增加。
技术实现思路
本专利技术的目的之一是提供一个减少检测异常时钟频率的性能变化的数据处理器，这一变化是由于电源电压和周围温度的变化，有关制造的差异，以及诸如此类的原因引起的。同样，该数据处理器也可限制版面面积的增长。为实现上述目的，本专利技术的数据处理器包括一个半导体存储设备，在预充电结束时监测半导体存储设备内的位线的电势，以判断位线上的电势是否达到预定电势。位线的预充电操作被控制得与外加时钟同步，而且将位线预充电达到预定电势的操作需要一个预定周期。这样，通过判断位线上的电势是否达到预定电势，可检测到外加时钟的一个异常频率。在上述配置中，既然只要通过例如在现有的和各个位线关联的半导体存储设备上增加锁存电路以及简单的逻辑电路，就可检测到外加时钟的异常频率，则与由电容和电阻构成的常规的频率检测器电路相比，是可以限制版面面积的增加的。而且，因为将半导体存储器能够读取数据的频率范围作为基准频率用于判断时钟频率是否异常，所以即使有变化的电源电压、周围的温度、有关制造的差异，以及诸如此类的原因存在，数据处理器工作的时钟频率以及基准频率均会以相似特性变化。这样就不必按照数据处理器能工作的频率来调整用于检测半导体存储设备预充电持续时间的电路的特性，从而限制数据处理器费用的增加。下面结合附图清楚说明本专利技术的上述以及其它的目的、特征和优点，附图阐述了本专利技术的示例。专利技术简述图1为一框图，说明依照本专利技术的数据处理器的示例配置；图2为一框图，说明图1所示的半导体存储设备的配置；图3为一电路图，说明包含在半导体存储设备中的预充电持续时间检测器电路的配置；图4为一时序图，显示图2所示的半导体存储设备在正常操作中的数据读操作；图5为一时序图，显示图2所示的半导体存储设备在数据读操作中的错误检测操作。优选实施例详述通常，数据处理器包括一个半导体存储设备，用于存储CPU处理的数据；一个程序，使CPU执行预定的处理，以及诸如此类的构件。从半导体存储设备中读取数据时，相应于读取地址的位线被预充电以积累电荷，然后，施加预定的电压到相应于该地址的字线。在这种情况下，当连接到已施加预定电压(选定的)的字线上的存储单元晶体管处于接通(ON)状态时，电流通过存储单元晶体管的源极和漏极流向地电势，并且因为预充电电荷被释放，位线上的电势减至地电势。另一方面，当连接到已施加预定电压(选定的)的字线上的存储单元晶体管处于断开(OFF)状态时，它的源极和漏极间无电流流过，这样，位线上预先充入的电荷保持不变。这时，感测放大器检测位线上的电势，以判断由存储单元上读取的数据为“1”还是为“0”。控制位线上的预充电操作使其与外加时钟同步，并且要将位线预充电到预定电势(下文中称为“预充电电势”)需要一个预定周期。如果预充电持续时间短于设置位线到预充电电势的预定周期，则无论放电持续时间有多长，都不能读取到正确的数据。本专利技术的数据处理器可检测半导体存储设备的预充电持续时间，以及当预充电持续时间较短时，可判断外加时钟出现了异常频率，并发出检错信号。图1为一框图，说明本专利技术的数据处理器的示例配置；图2为一框图，说明图1中所示的半导体存储设备的配置。图3为一电路图，说明预充电持续时间检测器电路的配置，该电路包含在图2所示的半导体存储设备中。如图1所示，本专利技术的数据处理器包括CPU(中央处理器)10；半导体存储设备20，通过总线40连至CPU10，当从中读取数据时，需要对位线预充电；以及控制电路30，用于复位CPU10的操作，以响应在外加时钟(cpuclk)出现异常频率时半导体存储设备20发出的检错信号。如图2所示，半导体存储设备20包括存储单元阵列1，由多个用于存储数据的存储单元构成；X-译码器2，用于解码行地址，该行地址用于访问要写入数据或者读取数据的存储单元；以及一个未图示的感测放大器，用于读取存储单元中存储的数据。半导体存储设备20还包括Y-选择器3，用于接通/断开感测放大器的输出，该输出与解码列地址的结果一致，所述列地址用于访问要写入数据或者读取数据的存储单元；输出电路4，用于暂时保存由存储单元阵列1读出的数据；以及预充电持续时间检测器电路5，用于监测正在预充电的位线上的电势，以判断预充电持续时间是否比预定周期短。输出电路4连接至数据总线6，通过数据总线6与CPU10以及类似的单元进行存储单元阵列1中要被写入和读取的数据的通信。存储单元阵列1的数据读写操作由一个未图示的模式控制电路控制。同样，对位线的预充电和放电操作由相关的Y-选择器3执行，以响应从模式控制电路发出的预充电信号PRE_B。如图3所示，预充电持续时间检测器电路5包括多个锁存电路51；以及逻辑电路52，用于对所有锁存电路51的输出信号的逻辑或(OR)操作。各个锁存电路51在预充电结束时，保存一个输出信号，该信号相应于与其关联的位线的电势；并且根据预充电结束时位线电势是否达到预定电势，来切换输出信号。各个锁存电路51保存一个相应于关联位线的电势的输出信号，并和上升的(或者下降的)预充电信号PRE_B同步；如果来自控制电路30的复位信号RES_B为“低”，复位该输出信号。比如当位线上的电势达到预定的预充电电势，各个锁存电路51发出“高”信号，而当位线上电势未达到预定的预充电电势，将会发出“低”信号。当任何一个锁存电路51发出“低”信号时，逻辑电路52将输出信号置为“高”。该输出信号作为检错信号使用，用于复位CPU10的操作。当任何一个锁存电路51检测到位线上的电势未达到预充电电势时，逻辑电路52只需要发出“高”或者“低”信号作为检错信号，根据锁存电路51的输出逻辑，逻辑电路52可使用或非门(NOR)、与非门(NAND)以及诸如此类的逻辑门电路。本专利技术的数据处理器包括图2所示的半导体存储设备20；以及控制电路30，用来接收半导体存储设备20发出的检错信号，其中，控制电路30一接收到半导体存储设备20发出的检错信号，就发出复位信号，用于本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：山下和幸，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：