一种对同步动态随机存储器自测试的方法及其装置制造方法及图纸

一种对同步动态随机存储器自测试的方法及其装置，在系统正常工作之前对ＳＤＲＡＭ进行自测试，其方法为：启动同步动态随机存储器ＳＤＲＡＭ自测试，系统切换到自测试模式下；ＣＰＵ将数据写入自测试模块的第一双端口ＲＡＭ；仲裁模块从所述第一双端口ＲＡＭ中读取数据并写入ＳＤＲＡＭ；仲裁模块从ＳＤＲＡＭ中回读数据并写入自测试模块的第二双端口ＲＡＭ中；ＣＰＵ从所述第二双端口ＲＡＭ中读数据，并对写入和读出的数据进行比较，以判断ＳＤＲＡＭ是否工作正常；在自测试工作完成后，系统切换到正常工作模式下，实现业务的恢复。本发明专利技术增加了系统的可靠性，并且通过对ＳＤＲＡＭ进行自测试可以判断ＳＤＲＡＭ是否失效，从而增加系统的可维护性。另外，逻辑实现也比较简单，不额外增加系统的复杂度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种在以太网透传同步数字体系SDH的过程中，同步动态随机存储器SDRAM(Synchorous DRAM)对从媒体接入控制MAC层输入数据进行缓存处理以达到可靠的流量控制的方法。
技术介绍
在某实现以太网透传SDH的过程中，需要SDRAM对从MAC层输入的数据进行缓存处理，以实现流量控制。SDRAM是一种在外部同步时钟控制下完成数据读入和写出的动态随机存取存储器DRAM。它象一般的DRAM一样需要周期性的刷新操作，访问前必须先给出行地址再给出列地址。然而SDRAM的输入信号都用系统时钟的上升沿锁存，使器件可以与系统时钟完全同步操作。它内嵌了一个同步控制逻辑电路以支持突发方式进行的连续读写，能够达到比传统异步DRAM快数倍的存取速度。而且只要给出首地址就可以对一个存储块访问，不需要系统产生和维持个别地址。对SDRAM的控制主要是由一个屏蔽了SDRAM操作细节的控制器来完成的，SDRAM控制器的作用是屏蔽掉SDRAM严格的状态机管理和刷新操作，以提供一个快速、简单且使用灵活的连续存储区接口。因此，它必须能完成SDRAM的初始化、自动定时刷新，存储单元地址管理等。在SDRAM控制器的上层还需要读写仲裁模块来完成读写控制，由该模块对SDRAM控制器发出读写命令，再由SDRAM控制器完成对SDRAM的读写操作。因此完成对SDRAM的读写必须通过两个模块读写仲裁模块和SDRAM控制器模块。读写仲裁模块的核心是一个读写轮询状态机，该状态机根据入口fifo、出口fifo以及SDRAM状态来决定读或写。SDRAM控制器模块的核心是一个可以产生严格符合SDRAM控制时序的状态机。由于在实际工作情况下可能遇到各种恶劣环境，有可能造成SDRAM或者对SDRAM进行控制的读写仲裁模块和SDRAM控制器的失效，而一旦出现这种情况，会造成整个流量控制单元(简称流控单元)数据通路的瘫痪。另外，SDRAM部分在系统中属于100M时钟域，时序较难满足要求，属于系统中的薄弱环节，因此，也有待通过某种方式予以补救。
技术实现思路
本专利技术的目的在于提供一种利用CPU对SDRM进行自测试的方法及其装置，使得在不影响系统正常业务的前提下，提高系统的可靠性和可测试性。本专利技术所提供的一种对同步动态随机存储器自测试的方法，在系统正常工作之前对SDRAM进行自测试，包括下列步骤A.启动同步动态随机存储器SDRAM自测试，系统切换到自测试模式下；B.CPU将数据写入自测试模块的第一双端口RAM；C.仲裁模块从所述第一双端口RAM中读取数据并写入SDRAM；D.仲裁模块从SDRAM中回读数据并写入自测试模块的第二双端口RAM中；E.CPU从所述第二双端口RAM中读数据，并对写入和读出的数据进行比较，以判断SDRAM是否工作正常；F.在自测试工作完成后，系统切换到正常工作模式下，实现业务的恢复。上述的对同步动态随机存储器自测试的方法，步骤A进一步包括屏蔽所述SDRAM的入口先入先出缓存器和出口先入先出缓存器，由SDRAM自测试模块中的两个双端口RAM替代，仲裁模块的开关从所述入口先入先出缓存器和出口先入先出缓存器倒换到SDRAM自测试模块内部的RAM。上述的对同步动态随机存储器自测试的方法，步骤B进一步包括CPU设定SDRAM的地址空间的初始地址、突发的字节长度；将数据写入自测试模块内部用写缓存区的第一双端口RAM中后，在自测试模块内部的寄存器中写入设定的SDRAM的地址空间的初始地址、突发的字节长度。上述的对同步动态随机存储器自测试的方法，步骤C包括以下步骤C1.根据CPU发送的SDRAM写命令，自测试模块内部检测到此信号的上升沿时，通知仲裁模块向SDRAM写入数据；C2.仲裁模块在空闲时，把第一双端口RAM中的数据写入SDRAM以预置初始地址为起始的一段地址空间中。上述的对同步动态随机存储器自测试的方法，步骤D包括以下步骤D1.CPU在自测试模块内部的寄存器中写入将要操作的SDRAM的地址，突发的字节长度，再发送一个读数据的命令；D2.根据CPU发送的读数据的命令，仲裁模块在检测到此信号的上升沿时，从指示的地址读出突发长度个数据，存在用作读缓存区的第二双端口RAM中。上述的对同步动态随机存储器自测试的方法，步骤E包括CPU从第二双端口RAM中读出数据，与写入第一双端口RAM中的值进行比较，判断SDRAM当前地址空间是否自检通过当结果相等时，CPU随后可以进行下一次自测试过程，对SDRAM的下一块地址空间进行测试，直到完成整个地址空间的遍历，CPU上报自检通过；当结果不相等时，CPU报错，自检失败。本专利技术所提供的同步动态随机存储器自测试装置，包括CPU，数据输入/输出接口，读写仲裁模块，SDRAM控制器及SDRAM，其特征在于还包括一个SDRAM自测试模块，所述自测试模块与CPU、读写仲裁模块相连，还连接在数据输入/输出口之间，它包括第一双端口RAM和第二双端口RAM以及读写控制逻辑。上述的同步动态随机存储器自测试装置，还进一步包括数据输入/输出接口及两个双端口RAM之间的倒换开关，所述倒换开关实现所述数据输入/输出接口与自测试模块内部的RAM之间的倒换。由于采用了上述的技术解决方案，即提出在系统正常工作之前，由CPU对SDRAM进行自测试，从而可以大大增加系统的可靠性，并且通过对SDRAM进行自测试可以判断SDRAM是否失效，从而增加系统的可维护性。另外，逻辑实现也比较简单，不额外增加系统的复杂度。附图说明图1是SDRAM自测试模块在流控单元中的位置示意图；图2是本专利技术利用CPU对SDRM进行自测试的方法流程示意图；图3是本专利技术自测试时SDRAM的写操作时序的示意图；图4是本专利技术自测试时SDRAM的读操作时序的示意图。具体实施例方式本专利技术在流控单元实现正常业务的模块之中嵌入一个SDRAM自测试模块，上电初始由CPU对SDRAM进行自测试，在SDRAM自测试通过后，倒换回正常工作状态，系统开始工作。自测试状态和正常工作状态之间互不影响，这样可以大大增加SDRAM部分的可靠性和可测试性。如图1所示，SDRAM自测试模块11嵌入在系统流量控制单元中，分别与CPU12、读写仲裁模块13相连，还与数据输入/输出口14、15相连，它包括第一双端口RAM1和第二双端口RAM2及其读写控制逻辑，其他还包括入口fifo、出口fifo以及双端口RAM之间的倒换开关。在系统处于正常工作模式下，即在正常传输业务时，SDRAM自测试模块11是被屏蔽掉的，读写仲裁模块从入口fifo14中读取数据，并向SDRAM控制器16发写命令，SDRAM控制器16完成对SDRAM17的写操作。读操作时，由仲裁模块13向SDRAM控制器16发读命令，从SDRAM17中读取数据并且送到出口fifo15中存储；而在自测试模式下，入口fifo14和出口fifo15则被屏蔽掉，由SDRAM自测试模块11中的两块双端口RAM替代，数据由CPU12写入双端口RAM1，仲裁模块13从自测试模块的双端口RAM1中读取数据并写入SDRAM17，随后从SDRAM17中回读的数据写入自测试模块11中的双端口RAM2中，最后由CPU12对写入和读出的数据进行比较，以判断SDRAM17是否工作正常。在本文档来自技高网...

【技术保护点】
一种对同步动态随机存储器自测试的方法，其特征在于，在系统正常工作之前对ＳＤＲＡＭ进行自测试，包括下列步骤：Ａ．启动同步动态随机存储器ＳＤＲＡＭ自测试，系统切换到自测试模式下；Ｂ．ＣＰＵ将数据写入自测试模块的第一双端口ＲＡＭ； Ｃ．仲裁模块从所述第一双端口ＲＡＭ中读取数据并写入ＳＤＲＡＭ；Ｄ．仲裁模块从ＳＤＲＡＭ中回读数据并写入自测试模块的第二双端口ＲＡＭ中；Ｅ．ＣＰＵ从所述第二双端口ＲＡＭ中读数据，并对写入和读出的数据进行比较，以判断ＳＤ ＲＡＭ是否工作正常；Ｆ．在自测试工作完成后，系统切换到正常工作模式下，实现业务的恢复。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐春，石磊，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]