一种代理，包括： 高速缓冲存储器；和 总线接口，耦合到所述高速缓冲存储器和总线上，所述总线接口包括对所述总线的可持有接口，其中当所述高速缓存启动写行传输时，所述可持有接口传达持有能力状态。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术一般地涉及微处理器系统，更具体地说，本专利技术涉及能够在具有一致高速缓存的多处理器环境中操作的微处理器系统。
技术介绍
为了使处理器具有比所有数据都需要直接从系统存储器访问时可能的速度更快的数据访问，可以使用高速缓存(cache)。从高速缓存读取可以比从系统存储器读取快得多。还可以向高速缓存写入并推迟更新系统存储器中相应数据直到处理器或其高速缓存方便的时候。当在多处理器环境中使用处理器高速缓存时，必须注意保证数据的各个拷贝是相同的，或者至少保证任何改变都被跟踪并解释。数据的严格相同并不必要甚至并不希望如上所述，有时高速缓存会包含已修改的数据，并且以后会更新系统存储器。类似地，几个处理器可能共享数据。如果一个处理器将数据的已更新的拷贝写到其高速缓存当中，则其应或者告诉其它处理器其进行了此操作，以使其它处理器将来不要相信它们的数据，或者将已更新数据的拷贝分发给其它处理器。保证多处理器高速缓存中数据的一致性(coherency)甚至相同性的不同的规则集合称为高速缓存一致性方案。在多处理器系统中，当几个处理器遵循来自不同的高速缓存一致性方案的规则的时候，可能出现一种困难。例如，一些高速缓存一致性方案需要将任何对高速缓存的写存储都立即回写到系统存储器。其它的方案可能允许延迟这种对系统存储器的写存储，以提高系统性能。即使在利用具有类似的高速缓存一致性方案的处理器的多处理器系统内，也可能有发生不必要的数据传输的情况。这些情况可能影响系统的整体性能。一般来说，高速缓存一致性方案可能必须对最坏的情况进行补偿。在某些情形下，这可能导致处理器之间不必要的数据传输。
技术实现思路
本专利技术的目的是提供一种微处理器系统和方法，以在具有各种高速缓存一致性方案的多处理器系统内，减少不必要的操作(例如处理器之间的数据传输)，从而提高系统的性能。根据本专利技术的第一方面，提供了一种代理，该代理包括高速缓冲存储器和总线接口，该总线接口耦合到所述高速缓冲存储器及总线上，所述总线接口包括对所述总线的可持有接口，其中当所述高速缓存启动写行传输时，所述可持有接口传达持有能力状态。根据本专利技术的第二方面，提供了一种方法，包括以下步骤从第一代理启动写行事务；通过总线来传达所述第一代理的持有能力状态；以及响应于所述持有能力状态，确定第二代理是否应该进行高速缓存监听。根据本专利技术的第三方面，提供了一种系统，该系统包括第一代理，该第一代理包括第一高速缓存和对总线的第一总线接口，其中当所述第一高速缓存启动第一写行请求时，所述第一总线接口将可持有状态信号驱使为假；第二代理，该第二代理包括第二高速缓存和对所述总线的第二总线接口，其中当所述第二高速缓存启动第二写行请求时，所述第二总线接口将所述可持有状态信号驱使为真；第三代理，该第三代理具有对所述总线的第三总线接口，其中当所述第三高速缓存启动第三写行请求时，所述第三总线接口将所述可持有状态信号驱使为假。由此，多处理器系统中的处理器在启动写行请求时，可以通过总线上的信号来传达持有能力状态，以便其它处理器决定是否对自身高速缓存进行监听，从而减少不必要的监听操作，提高系统性能。根据本专利技术的第四方面，提供了一种代理，该代理包括具有高速缓存逻辑的高速缓冲存储器；所述代理还包括第一后退输出信号，该信号耦合到所述高速缓存逻辑上，以表示所述代理不需要第二代理供应第一高速缓存行的数据；所述代理还包括后退输入信号，该信号耦合到所述高速缓存逻辑上，以允许如果所述后退输入信号为假，则所述高速缓冲存储器以第二高速缓存行的数据进行插入。根据本专利技术的第五方面，提供了一种方法，该方法包括以下步骤在第一代理中，对第一高速缓存行启动高速缓存行写入请求；对所述第一代理的第一高速缓存进行监听；在所述第一高速缓存中，启动读取并使无效的请求；以及如果所述第一高速缓存行处于共享状态，则将第一后退输出信号设置为真。根据本专利技术的第六方面，提供了一种包括总线的系统，该系统还包括第一代理，该第一代理耦合到所述总线上并包括第一高速缓存、第一后退输出信号和第一后退输入信号，所述第一后退输出信号耦合到所述第一高速缓存上，以表示所述第一高速缓存不需要从外部供应第一高速缓存行的数据，所述第一后退输入信号耦合到所述高速缓存上，以在所述后退输入信号为假的情况下，允许所述高速缓存以第二高速缓存行的数据进行插入；所述系统还包括存储器控制器，该存储器控制器耦合到所述总线上并包括第二后退输入信号，以在所述后退输入信号为假的情况下，允许所述存储器控制器以第二高速缓存行的数据进行插入；所述系统还包括经由总线桥耦合到所述总线上的音频输入/输出控制器。由此，多处理器系统中的处理器用后退输出信号来表示是否需要其它代理供应数据，并通过后退输入信号来确定是否需要用自身高速缓存中的数据进行插入，从而减少处理器之间不必要的数据传输，提高系统性能。附图说明以举例而非限制的方式对本专利技术进行了说明，在附图的图形中，相似的标号表示相似的元件，其中图1是根据一个实施例的多处理器系统的示意图；图2是根据一个实施例，同时具有可持有代理和非可持有代理的多处理器系统的示意图；图3A-3D是根据本专利技术的一个实施例，处理器修改共享高速缓存行的示意图；图4是根据本专利技术的一个实施例，具有后退信号线的处理器的示意图； 图5是根据本专利技术的一个实施例，采用后退信号线的多处理器系统的示意图。具体实施例方式下面的说明描述在微处理器系统中操作高速缓存的技术。在下面的说明中，阐述了许多具体细节，例如逻辑实现、软件模块分配、总线信号技术和操作细节，以提供对本专利技术更全面的理解。但是应该意识到，本领域技术人员无需这样的具体细节也可以实施本专利技术。在其它情况下，并未详细示出控制结构、门级电路和完整的软件指令序列，以免使本专利技术难于理解。利用所包括的叙述，本领域的一般技术人员将无需过分的实验就能够实现适当的功能。本专利技术是以微处理器系统内的硬件的形式公开的。但是，本专利技术也可以用处理器的其它形式，例如数字信号处理器，或者利用包含处理器的计算机，例如小型计算机或大型计算机来实施。现在参考图1，根据一个实施例，示出了多处理器系统100的示意图。图1系统可以包括几个处理器，为清楚起见，仅示出了其中两个处理器140、160。处理器140、160可以包括一级(L1)高速缓存142、162。在一些实施例中，这些一级高速缓存142、162可能具有相同的高速缓存一致性方案，而在其它实施例中，它们可能具有不同的高速缓存一致性方案，但仍驻留在共同的系统总线106上。高速缓存一致性方案的常见例子是有效/无效(VI)高速缓存、已修改/专有/共享/无效(MESI)高速缓存和已修改/已持有/专有/共享/无效(MOESI)高速缓存。图1多处理器系统100可以具有几个经由总线接口144、164、112、108与系统总线106相连接的功能部件。经由总线接口与系统总线相连接的功能部件的一般名称是“代理(agent)”。代理的例子是处理器140和160、总线桥132和存储器控制器134。存储器控制器134可以允许处理器140、160对系统存储器110进行读取和写入。总线桥132可以允许系统总线106与总线116之间的数据交换，总线116可以是ISA(工业标准体系结构)总线或PCI(外围部件互本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：萨曼莎·J·埃迪里苏里亚，苏亚特·雅米尔，戴维·E·迈纳，R·弗兰克·奥布莱奈斯，史蒂文·J·图，汉格·T·源，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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