用中断信号结束关机模式的微处理器及控制时钟信号的方法技术

本发明专利技术涉及一种使用中断信号结束关机模式的微处理器及其在关机模式下控制时钟信号的方法，该微处理器包含一时钟控制单元用来控制一时钟产生器是否输出该时钟信号，一第一控制单元，其在接收到一中断信号时产生电平触发并输出一第一控制信号至该时钟控制单元，以及一第二控制单元，其输出一第二控制信号至该时钟控制单元以使该微处理器执行一关机模式。该时钟控制方法包含步骤：（ａ）输出该第二控制信号以停止该时钟产生器输出该时钟信号至该微处理器，以及（ｂ）输入该中断信号触发该第一控制信号而重新启动该时钟产生器产生该时钟信号于执行步骤（ａ）之后。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种微处理器及其控制时钟的方法，尤指一种微处理器及其在关机模式下控制时钟信号的方法。
技术介绍
公知的8051/8052微处理器芯片的结构是由英特尔(Intel R)公司提出的，该微处理器芯片已广泛地用来作为控制单元使用，如业界所公知，该微处理器芯片可使用一待机模式(idle mode)以及一关机模式(power downmode)来执行电源管理以降低功率消耗(power consumption)，请参阅图1，图1为公知微处理器芯片20的电路示意图。微处理器芯片20连接于一外部的时钟产生器(clock generator)10，而时钟产生器10包含有一振荡器(oscillator)12(例如一石英振荡器)，以及二个电容14用来稳定振荡器12所输出的时钟信号，微处理器芯片20包含有一逻辑运算电路22，一中断控制单元(interrupt control unit)24，一待机模式控制单元26，以及一关机模式控制单元28。逻辑运算电路22用来执行一预定位逻辑运算，中断控制单元24用来接收一外部产生的中断信号Int来启动一相应的中断服务(interruptservice routine)，待机模式控制单元26用来控制待机模式的启动与终止，其包含有一触发器(flip-flop)30，以及二个逻辑门(logic gate)32、34，而触发器30可储存一控制位IDL，亦即利用该控制位IDL的逻辑值(“1”或“0”)来决定是否启动该待机模式，而关机模式控制单元28则用来控制关机模式的启动或终止，其包含有一触发器36以及一逻辑门38，触发器36储存一控制位PD，亦即利用该控制位PD的逻辑值(“1”或“0”)来决定是否启动该关机模式。此外，一硬件重置信号Rst可输入微处理器芯片20以重置(reset)微处理器芯片20到一初始状态，举例来说，对于使用该微处理器芯片20做为控制器(micro control unit，MCU)的手提无线对讲机(walki-talki)而言，使用者可按压一电源开关而停止使用该手提无线对讲机，亦即使该手提无线对讲机进入一关机模式，而当该使用者稍后要使用该手提无线对讲机时，该使用者重新按压该电源开关而使一电源供应装置(例如电池)提供该手提无线对讲机所需的操作电压，因此会同时输入该硬件重置信号Rst至该微处理器芯片20以重置微处理器芯片20到一初始状态。微处理器芯片20的操作简述如下，举例来说，该硬件重置信号Rst与该中断信号Int的初始状态为高逻辑电位“1”，当欲触发一硬件重置事件或一中断事件时，该硬件重置信号Rst或该中断信号Int便会分别由高逻辑电位“1”转变(transit)为低逻辑电位“0”，当控制位IDL为低逻辑电位“0”时，且经由触发器30输出至逻辑门34，由于逻辑门34执行一NAND逻辑运算，因此当有一输入端为低逻辑电位“0”时，逻辑门34的输出端保持为高逻辑电位“1”，由于逻辑门34的另一输入端为时钟产生器10所输出的时钟信号，所以该时钟信号会被逻辑门34隔绝而无法输入逻辑运算单元22以驱动逻辑运算单元22，公知的微处理器芯片20是依据该时钟信号以边缘触发(edge-trigger)的方式来工作的，因此逻辑运算单元22会停止操作而中断目前执行中的预定位逻辑运算，亦即逻辑门34的功能是用来做为一时钟门(clock-gating)单元以控制输入逻辑运算电路22的时钟信号，此时微处理器芯片20即进入一待机模式。由于时钟产生器10所输出的时钟信号仍会驱动中断控制单元24，因此当一中断事件触发而使中断信号Int成为一低逻辑电位“0”时，中断控制单元24会输出一低逻辑电位“0”的信号至逻辑门32(其执行AND位逻辑运算)以清除控制位IDL，亦即使控制位IDL成为高逻辑电位“1”，同时中断控制单元24会执行一相应的中断服务，经由逻辑门34的逻辑运算结果可知该时钟信号可开始输入逻辑运算电路22，因此当该中断服务结束时，中断控制单元24便通知逻辑运算电路22继续执行之前因为待机模式而被迫中断的预定位逻辑运算，亦即当一中断事件触发后即可结束该待机模式。当控制位PD被设定为低逻辑电位“0”时，该控制位PD会做为逻辑门38的一输入端，由于逻辑门38执行一NAND逻辑运算，因此逻辑门38的输出保持为高逻辑电位“1”，因此连接于逻辑门38的时钟产生器10的时钟信号会被逻辑门38所隔绝，且时钟产生器10最后会停止产生该时钟信号而无法用来驱动微处理器芯片20，亦即逻辑门38是用来做为一时钟门单元以控制输入微处理器芯片20的时钟信号，当触发一硬件重置事件以重新启动微处理器芯片20，并使微处理器芯片20处于一初始状态时，硬件重置信号Rst会由高逻辑电位“1”转变为低逻辑电位“0”，此时触发器36会清除控制位PD并设定为高逻辑电位“1”，所以微处理器芯片20便可结束关机状态。 如上所述，当微处理器芯片20处于待机模式时，由于输入逻辑运算电路22的时钟信号中断，因此逻辑运算电路22会中断目前执行中的位逻辑处理，而运算中的数据会保持在相关暂存器(buffer)中，由于逻辑运算电路22无法使用时钟信号进行运算，因此可降低微处理器芯片20的功率消耗，为了恢复微处理器芯片20的操作，必须使用中断控制单元24，由于时钟产生器10的时钟信号仍会在待机模式下驱动中断控制单元24，因此当一中断事件触发产生中断信号Int时，中断控制单元24可正常运作而使逻辑运算电路22结束待机状态，因此逻辑运算电路22便可继续执行进入待机模式前所执行的位逻辑处理。然而，由于时钟产生器10仍不断地产生该时钟信号，不但其本身会产生功率消耗，且微处理器芯片20中，时钟信号未被中断的电路元件，例如中断控制单元24仍会维持其正常操作而产生功率消耗。相反地，对于微处理器芯片20处于关机模式而言，时钟产生器10本身会停止产生该时钟信号，因此微处理器芯片20中以该时钟信号驱动的所有电路元件均会中断执行而使整体功率消耗大幅降低，但是微处理器芯片20并无法象在上述待机模式中那样在停止关机模式后继续执行被中断的预定位逻辑运算，亦即当触发一硬件重置事件以结束该关机模式时，微处理器芯片20会因为重新启动而处于一初始状态，此时暂存器中所记录的数据均会被清除，因此，相对于待机模式，虽然使用关机模式可以大幅降低功率消耗，但是微处理器芯片20却无法在结束关机模式后象待机模式一样继续执行被中断的位逻辑处理。
技术实现思路
因此，本专利技术要解决的技术问题在于，提供一种微处理器及其控制时钟的方法，尤其是一种微处理器在关机模式下控制时钟信号的方法，其可使该微处理器在结束该关机模式后继续执行因关机模式而被迫中断的程序，以解决上述问题。 上述技术问题是通过一种微处理器(microprocessor)的时钟控制方法解决的，其中，该微处理器连接于一时钟产生器(clock generator)，该时钟产生器用来产生一时钟信号以驱动该微处理器，该微处理器包含一时钟控制单元，其电连接于该时钟产生器，用来控制该时钟产生器是否输出该时钟信号；一第一控制单元，其电连接于该时钟控制单元，该第一控制单元在接收到输入的一中断(interrupt)信号时产生电平触发(level-tri本文档来自技高网...

【技术保护点】
一种微处理器的时钟控制方法，该微处理器连接于一时钟产生器，该时钟产生器用来产生一时钟信号以驱动该微处理器，该微处理器包含有：　　　　一时钟控制单元，其电连接于该时钟产生器，用来控制该时钟产生器是否输出该时钟信号至该微处理器；　　　　一第一控制单元，电连接于该时钟控制单元，该第一控制单元在接收到输入该微处理器的一中断信号时产生电平触发并输出一第一控制信号至该时钟控制单元；以及　　　　一第二控制单元，其电连接于该时钟控制单元，当该微处理器执行一关机模式时，该第二控制单元会输出一第二控制信号至该时钟控制单元；　　　　该时钟控制方法包含步骤：　　　　（ａ）该第二控制单元输出该第二控制信号至该时钟控制单元来停止该时钟产生器输出该时钟信号至该微处理器以执行该关机模式；以及　　　　（ｂ）在执行步骤（ａ）后，输入该中断信号至该第一控制单元以使其产生电平触发，并使该第一控制单元输出该第一控制信号至该时钟控制单元来重新启动该时钟产生器产生该时钟信号。

【技术特征摘要】
1.一种微处理器的时钟控制方法，该微处理器连接于一时钟产生器，该时钟产生器用来产生一时钟信号以驱动该微处理器，该微处理器包含有一时钟控制单元，其电连接于该时钟产生器，用来控制该时钟产生器是否输出该时钟信号；一第一控制单元，电连接于该时钟控制单元，该第一控制单元在接收到输入的一中断信号时产生电平触发并输出一第一控制信号至该时钟控制单元；以及一第二控制单元，其电连接于该时钟控制单元，当执行一关机模式时，该第二控制单元会输出一第二控制信号至该时钟控制单元；该时钟控制方法包含步骤(a)该第二控制单元输出该第二控制信号至该时钟控制单元来停止该时钟产生器输出该时钟信号以执行该关机模式；以及(b)在执行步骤(a)后，输入该中断信号至该第一控制单元以使其产生电平触发，并使该第一控制单元输出该第一控制信号至该时钟控制单元来重新启动该时钟产生器产生该时钟信号。2.如权利要求1所述的时钟控制方法，其中，该微处理器还包含一逻辑运算电路，用来执行一预定逻辑运算，以及一时钟过滤单元，电连接于该时钟控制单元与该逻辑运算电路，该时钟控制方法还包含步骤当该时钟产生器重新启动后，使用该时钟过滤单元来滤除该时钟信号，直到该时钟信号在一预定时间后达到一稳定状态后才输出该时钟信号至该逻辑运算电路。3.如权利要求2所述的时钟控制方法，其还包含步骤当该时钟信号达到该稳定状态时，该时钟过滤单元产生一第三控制信号至该第二控制单元以驱动该第二控制单元清除该第二控制信号，并使该第二控制信号对应一初始逻辑电位。4.如权利要求2所述的时钟控制方法，其中，当所述第一控制单元接收该中断信号后会启动一相应的中断服务，且在该中断服务结束后，该逻辑运算电路才可继续执行该预定逻辑运算。5.如权利要求4所述的时钟控制方法，其还包含步骤当该中断服务结束时，该第一控制单元会清除该第一控制信号，并使该第一控制信号对应一初始逻辑电位。6.如权利要求1所述的时钟控制方法，其中该第二控制单元可用来接收一硬件重置信号，该硬件重置信号将该微处理器重置到初始状态，该时钟控制方法还包含步骤当该第二控制单元接收到该硬件重置信号时，清除该第二控制信号，并使该第二控制信号对应一初始逻辑电位。7.如权利要求1所述的时钟控制方法，其中，所述微处理器...

【专利技术属性】
技术研发人员：徐赞翼，江孟洲，
申请(专利权)人：康奈科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]