同步多线程处理器电路以及运行方法技术

与ＳＭＴ处理器中线程运行相关的处理电路，可用于基于所述ＳＭＴ处理器当前所运行的线程的数量，而以不同的性能指标运行。例如，根据本发明专利技术的一些实施例，与ＳＭＴ处理器中线程的运行相关的处理电路，例如浮点单元或数据高速缓存，可以基于所述ＳＭＴ处理器当前所运行线程的数量，以高功率模式或低功率模式运行。此外，随着ＳＭＴ处理器所运行线程数量的增加，能够降低处理电路的性能指标，从而在允许减少与线程相关的处理电路所消耗功率的总量时，提供该ＳＭＴ处理器体系结构的优点。相关的计算机程序产品和方法也被公开。

【技术实现步骤摘要】

本专利技术通常涉及计算机处理器体系结构，特别涉及同步多线程计算机处理器、相关的计算机程序产品及其运行方法。
技术介绍
同步多线程(SMT)是一种利用硬件多线程来允许多个独立的线程在每一周期过程中发出指令的处理器体系结构。与其它硬件多线程体系结构在任何给定周期中仅激活一个单独的硬件内容(即线程)不同，SMT体系结构能够允许所有的线程内容同步地去竞争并共享处理器资源。SMT处理器能利用其他没有用的周期来执行指令，这样可以降低在SMT处理器中长时间等待操作的影响。此外，随着线程数量的增加，性能也可能提高，这也可能增加SMT处理器所消耗的能量。在图1中举例说明了传统SMT处理器的方框图。图1中传统SMT处理器的运行在Dean M.Tullsen；Susan J.Egger；Henry M.Levy；Jack L.Lo；RebeccaL.Stamm等1996年在The 23rdAnnual International Symposium on ComputerArchitecture，pp.191-202上的题为Exploiting ChoiceInstruction Fetch and Issueon an Implementable Simultaneous Multithreading Processor中进行了论述，在此引用其公开内容以供参考。传统SMT处理器的体系结构和运行在技术上众所周知，在这里将不对它们作进一步详细的描述。
技术实现思路
根据本专利技术的实施例可以提供处理电路、计算机程序产品、和/或以基于同步多线程(SMT)处理器所运行的大量线程以不同的性能指标来运行的方法。例如，在根据本专利技术的多个实施例中，与SMT处理器中线程的运行相关的处理电路，例如浮点单元或数据高速缓存，可以基于所述SMT处理器当前所运行线程的数量，以一种高功率模式或一种低功率模式之一运行。此外，随着SMT处理器所运行线程数量的增加，能够降低处理电路的性能指标，从而在允许减少与线程相关的处理电路所消耗功率的总量时，提供该SMT处理器体系结构的优点。换言之，该SMT处理器能够以相同的功率但更高的性能运行，或者可以消耗较多功率但以高于传统SMT处理器的性能指标运行。在根据本专利技术的多个实施例中，该处理电路可以用于当所述SMT处理器当前所运行线程的数量小于或等于阈值时，以第一性能指标运行，当所述SMT处理器当前所运行线程的数量大于该阈值时，以第二性能指标运行。在根据本专利技术的多个实施例中，性能指标控制电路可以用于基于所述SMT处理器当前所运行线程的数量为处理电路提供一个性能指标。根据本专利技术的多个实施例，当所述SMT处理器当前所运行线程的数量小于或等于阈值时，该性能指标控制电路能将提供给处理电路的性能指标提高为第一性能指标。当所述SMT处理器当前所运行线程的数量超过该阈值时，该性能指标控制电路能将提供给至少一个处理电路的性能指标降低至小于第一性能指标的第二性能指标。在根据本专利技术的多个实施例中，当所述SMT处理器当前所运行线程的数量超过大于第一阈值的第二阈值时，该性能指标控制电路进一步将处理电路的性能指标降低至小于第二性能指标的第三性能指标。根据本专利技术可提供的性能指标变量的多个实施例。例如，根据本专利技术的一些实施例，该处理电路可以是包括标记存储器和数据存储器的高速缓冲存储器电路，用于当高速缓冲存储器以第一性能指标运行时，将提供与该标记存储器的存取同步的高速缓存数据。该数据存储器可以用于当高速缓冲存储器电路以小于第一性能指标的第二性能指标运行时，提供响应于标记存储器中命中的高速缓存数据。在根据本专利技术的多个实施例中，该高速缓冲存储器可以是用于存储通过指令运行的数据的数据高速缓冲存储器和用于存储通过相关数据运行的指令的指令高速缓冲存储器中的至少一种。根据本专利技术的多个实施例，该数据高速缓冲存储器可进一步用于当以第二性能指标运行时不提供响应于标记存储器中漏失的高速缓存数据。在根据本专利技术的多个实施例中，该处理电路可以是浮点单元。根据本专利技术的多个实施例，该浮点单元可以是用于在SMT处理器所运行线程的数量小于或等于阈值时以第一性能指标运行的第一浮点单元，并且该SMT处理器可以进一步包括当所述SMT处理器所运行线程的数量大于该阈值时以小于第一性能指标的第二性能指标运行的第二浮点单元。在根据本专利技术的多个实施例在，该性能指标控制电路可用于响应于在SMT处理器中分别被创建和完成的线程，增加或减少SMT处理器当前所运行线程的数量。根据本专利技术的多个实施例，第二处理电路可用于响应于在SMT处理器中当前所运行的线程数量增加到大于该阈值，从而以小于第一性能指标的第二性能指标运行。根据本专利技术的多个实施例，该性能指标控制电路可以用于响应于新线程的创建而降低提供给至少一个处理电路的性能指标，从而将SMT处理器当前所运行线程的数量从小于或等于阈值增加到大于该阈值。根据本专利技术的多个实施例，该性能指标控制电路可用于随着SMT处理器当前所运行线程的数量超过上升的阈值中的每一个时，将处理电路的性能指标降低至多个下降的性能指标中的一个。根据本专利技术的多个实施例，该性能指标控制电路可用于为第一处理电路保持第一性能指标，并响应于SMT当前所运行线程的数量从小于或等于阈值增加至大于该阈值，为第二处理电路提供小于第一性能指标的第二性能指标。根据本专利技术的其他实施例，性能指标控制电路可用于基于所述SMT处理器当前所运行的大量线程，向SMT处理器中的处理电路提供性能指标。仍然根据本专利技术的其它实施例，线程管理电路可用于在创建线程后，将与SMT处理器相关的处理电路分配给SMT处理器中运行的线程。性能指标控制电路可用于基于所述SMT处理器当前所执行的，与至少一个阈值进行了比较的大量线程，向处理电路提供大量性能指标中的一个。仍然根据本专利技术的其它实施例，与SMT处理器相关的高速缓冲存储器可以包括标记存储器和数据存储器，基于所述SMT处理器当前所运行的大量线程，可以同步或在存取该标记存储器之后对该数据存储器进行存取。附图说明图1是举例说明传统同步多线程(SMT)处理器电路体系结构的方框图。图2是举例说明根据本专利技术的SMT处理器实施例的方框图。图3是举例说明根据本专利技术的线程管理电路实施例的方框图。图4是举例说明根据本专利技术的性能指标控制电路实施例的方框图。图5是举例说明根据本专利技术性能指标控制电路实施例的流程图。图6是举例说明根据本专利技术的高速缓冲存储器实施例的方框图。图7是举例说明根据本专利技术的SMT处理器实施例的方框图。图8是举例说明根据本专利技术的SMT处理器实施例的方框图。图9是举例说明根据本专利技术的SMT处理器实施例的方框图。图10是举例说明根据本专利技术的性能指标控制电路实施例的方框图。图11是举例说明根据本专利技术的性能指标控制电路实施例的流程图。具体实施例方式以下将参照附图对本专利技术进行更加充分地描述，在附图中示出了本专利技术的说明性实施例。然而，本专利技术可以以许多不同的形式实现，而并不应该认为局限于所述实施例；更确切地说，提供这些实施例是为了使公开的内容更透彻和全面，并且将会充分地向本领域技术人员传达本专利技术的范围。全文中，相同的数字表示相同的元件。应当了解，尽管在这里用术语“第一”和“第二”来描述多个元件，但是这些元件不应被这本文档来自技高网...

【技术保护点】
一种同步多线程（ＳＭＴ）处理器，包括至少一个与ＳＭＴ处理器中线程运行相关的处理电路，且该处理电路用于基于所述ＳＭＴ处理器当前所运行的大量线程，以不同的性能指标运行。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：朴基豪，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]