半导体集成电路的设计数据的处理方法技术

显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。

【技术实现步骤摘要】

技术介绍
专利
本专利技术涉及，更特别地，涉及包括在半导体集成电路中的时钟电路等的设计数据的处理方法。
技术介绍
介绍许多半导体集成电路具有与从外部源提供的或者基于从外部源提供的信号在内部产生的时钟信号同步操作的逻辑电路。通常，半导体集成电路包括多个触发器和基于所提供的时钟信号产生要提供给每个触发器的时钟信号的电路(下文中称作时钟电路)。为了正确地操作半导体集成电路，必须为每个触发器提供适当的时钟信号。而且，为了降低半导体集成电路的功耗，停止对不工作的电路模块提供时钟信号是有效的。因此，已经认识到，时钟电路的结构和时钟信号的提供方法对半导体集成电路的设计人员提出了重大的挑战。时钟电路的分析通常通过分析时钟电路的一部分来进行，该部分包括传输时钟信号的通路(下文中称作时钟通路)和时钟通路上的逻辑单元，作为时钟树。通过这种时钟树分析，例如计算所加时钟信号到达每个触发器所需的时间。然后，根据时钟树的分析结果对时钟电路进行添加/去除缓冲器等的处理以及修改版图结果的处理，从而时钟偏移(clock skew)(为不同触发器提供的时钟到达时间的差)小于预定可接受的值。已知设计包括在半导体集成电路中的时钟电路的各种技术。例如，在随后的文献中介绍的技术与本申请中的专利技术相关。日本待审专利公开No.H10-31688公开了一种验证编辑器件，用于提出以可视化形式的语言写出的电路，从而有利于电路的设计验证。日本待审专利公开No.H2-110672公开了一种电路图版图产生器件，当输入电路图时能够指定与网表(net list)相关的布线宽度。日本待审专利公开No.H9-74138公开了一种版图验证方法，用于识别通过修改改变了网表的哪一部分，并对改变的部分进行设计验证。但是，随着要设计的半导体集成电路变得大而复杂，时钟电路也变得大而复杂了，从而设计时钟电路变得越来越困难。例如，由于大而复杂的时钟电路，设计人员不得不花费相当多的时间学习时钟电路的结构和功能。而且，难以分析选择性地提供多个时钟信号的时钟电路。而且，由于要设计大而复杂的电路，所以当根据时钟电路的分析结果对电路施加设计约束时会出现更多的错误。此外，在设计过程中对电路进行修改的情况下，进行电路比较来识别改变了哪一部分电路。但是，如果在修改电路时改变了触发器的名字，则不能仅仅通过比较触发器的名字来进行逻辑比较。专利技术概述因此，本专利技术的一个目的是提供一种时钟电路等的设计数据的处理方法，该方法与常规方法相比具有改善的特性。本专利技术具有如下特征，以获得上述目的。本专利技术的第一方面涉及通过去掉缓冲器和反相器而不改变时钟电路的逻辑得到用于显示的电路的方法，并且显示得到的用于显示的电路。为了得到用于显示的电路，可以从时钟电路中去掉所有不改变逻辑的缓冲器以及当时钟通路在布线的分支点分开时，在每个分开的时钟通路上的反相器对。或者，为了得到用于显示的电路，可以复制在多个时钟通路上的逻辑元件并且将其加到时钟电路上，可以去掉所有不改变逻辑的缓冲器以及除缓冲器之外位于逻辑元件之间不改变逻辑的所有反相器对，可以去掉实现相同逻辑并且位于多个时钟通路上的冗余局部电路(partial circuit)，若有的话。基于上述第一方面，显示去除了对理解逻辑没有用的缓冲器和反相器的电路，从而设计人员可以更容易理解该逻辑。本专利技术的第二方面涉及指定传送一个时钟信号的布线的显示颜色和传送多个时钟信号的布线的显示颜色、区别传送一个时钟信号的布线与传送多个时钟信号的布线以及当使用指定的显示颜色显示每个布线时显示时钟电路的方法。基于上述第二方面，当设计人员分析时钟电路并且施加电路设计约束时，容易理解时钟信号的流程。本专利技术的第三方面涉及指定在一个时钟通路上的逻辑元件与在另一个时钟通路上的逻辑元件之间的关联，并且显示包括上述两种时钟通路的时钟电路从而指定的逻辑元件沿水平或垂直穿过屏幕的直线对齐的方法。基于上述第三方面，当设计人员分析时钟电路并且施加电路设计约束时，容易理解时钟电路的结构。本专利技术的第四方面涉及一种方法，用于指定要作为一个组件显示的局部电路的结构，从要显示的电路中搜索指定的局部电路，以及显示要显示的电路，同时将作为搜索结果得到的局部电路显示为一个组件。在这种情况下，为了指定局部电路，可以使用逻辑元件的实例或逻辑元件的类型。基于上述第四方面，具有特定意义的局部电路指定为显示为一个组件的电路，并且指定的电路显示为一个组件，从而当设计人员分析电路并且施加电路设计约束时，容易理解时钟电路的结构。本专利技术的第五方面涉及从包括要显示的电路的版图结果的设计数据得到每条布线的属性信息，并且显示要显示的电路，同时以对应于所得到的属性信息的方式显示每条布线的方法。基于上述第五方面，每条布线以对应于布线的属性信息的方式显示，从而设计人员容易检查逻辑电路和布线信息。本专利技术的第六方面涉及指定局部电路的结构和要施加在局部电路上的设计约束，从要处理的电路中搜索指定的局部电路，并且对从搜索结果中得到的局部电路施加指定的设计约束的方法。而且，通过确定指定的设计约束是否施加在由搜索结果得到的局部电路上，并且输出确定结果代替施加设计约束能够得到验证设计约束的方法。基于上述第六方面，能够减少在施加设计约束中的错误和施加设计约束所需的步骤数量。本专利技术的第七方面涉及比较电路的方法。通过该方法，从要比较的两个电路中分别提取时钟电路，从每个时钟电路得到被施加逻辑上等效时钟信号的存储元件组，根据属于每个组的存储元件的数量，包括在一个时钟电路中的组与包括在另一个时钟电路中的组相关联；根据每个存储元件的实例名(instance name)，属于包括在一个时钟电路中的组的存储元件与属于与上述组关联并且包括在另一个时钟电路中的组的存储元件关联，以及对使用得到的存储元件之间的关联作为约束的两个电路进行逻辑比较的方法。在这种情况下，可以对每个时钟电路进行逻辑化简，并且可以从进行了逻辑化简的每个时钟电路得到由被施加逻辑等效时钟信号的所有存储元件构成的组。或者，可以从每个时钟电路得到由相同的逻辑元件输出的时钟信号直接提供到的所有存储元件构成的组。基于上述第七方面，即使电路不包括完全相同数量的触发器，并且包括在电路中的一部分触发器具有不同的实例名，也能够有效地比较电路。本专利技术的第八方面涉及，通过从时钟电路得到被提供逻辑等效时钟信号的存储元件组来得到时钟电路的简化设计数据，并且用一个存储元件代替全部存储元件的方法，该存储元件具有包括属于每个组的存储元件数量的实例名。在这种情况下，可以对时钟电路进行逻辑化简，并且从进行逻辑化简的时钟电路可以得到由被提供了逻辑等效时钟信号的全部存储元件构成的组。或者，从该时钟电路可以得到被直接提供了从相同的逻辑元件输出的时钟信号的所有存储元件构成的组。基于上述第八方面，能够产生反映触发器数量的简化的设计数据，从而容易使用产生的设计数据进行电路比较等。结合附图，对本专利技术下述的详细介绍，本专利技术的这些和其它目的、特征、方面和优点将变得更加明显。附图简要介绍附图说明图1示出了用于执行根据本专利技术的每个实施例的方法的EDA系统的结构框图；图2示出了根据本专利技术的第一实施例的时钟电路显示方法(第一方法)的流程图；图3A和3B示出了执行图2所示的时钟电路显示方法的一个例子；图本文档来自技高网...

【技术保护点】
一种使用半导体集成电路的设计数据显示时钟电路的方法，包括以下步骤：从由位于时钟电路上的逻辑元件和布线构成的时钟电路中去掉缓冲器和反相器，而不改变逻辑，从而得到要显示的电路；以及显示得到的用于显示的所述电路。

【技术特征摘要】
JP 2003-10-16 356678/20031.一种使用半导体集成电路的设计数据显示时钟电路的方法，包括以下步骤从由位于时钟电路上的逻辑元件和布线构成的时钟电路中去掉缓冲器和反相器，而不改变逻辑，从而得到要显示的电路；以及显示得到的用于显示的所述电路。2.根据权利要求1的方法，其中得到用于显示的电路的步骤从所述时钟电路去掉不改变逻辑的所有缓冲器，并且当时钟通路在布线的分支点分开时，从时钟电路去掉在每个分开的时钟通路上的所有反相器对。3.根据权利要求1的方法，其中得到用于显示的电路的步骤包括以下步骤复制在多个时钟通路上的逻辑元件，并且将复制的逻辑元件添加到所述时钟电路上，从而时钟通路彼此独立；从添加了逻辑元件的时钟电路中去掉所有不改变逻辑的缓冲器以及除不改变逻辑的缓冲器之外位于逻辑元件之间的所有反相器对；以及从去掉了缓冲器和反相器对的时钟电路中去掉实现相同逻辑并且位于多个时钟通路上的冗余的局部电路，若存在所述冗余的局部电路的话，从而每个时钟通路具有共用部分。4.一种使用半导体集成电路的设计数据显示时钟电路的方法，包括以下步骤指定传送一个时钟信号的布线的显示颜色和传送多个时钟信号的布线的显示颜色；以及显示由位于时钟通路上的逻辑元件和布线构成的时钟电路，其中显示时钟电路的步骤区别传送一个时钟信号的布线与传送多个时钟信号的布线，并且使用指定的显示颜色显示每条布线。5.一种使用半导体集成电路的设计数据显示时钟电路的方法，包括以下步骤指定在第一时钟通路上的逻辑元件与在第二时钟通路上的逻辑元件之间的关联；以及关于第一和第二时钟通路的每一条通路，显示由逻辑元件和布线构成的时钟电路，其中显示时钟电路的步骤显示时钟电路，从而指定的逻辑元件沿屏幕的水平或垂直向排列成直线。6.一种使用半导体集成电路的设计数据显示时钟电路的方法，包括以下步骤指定由多个逻辑元件和至少一条布线构成并且要作为一个组件显示的局部电路的结构；从要显示的电路中搜索局部电路；以及显示要显示的所述电路，同时将作为搜索结果得到的局部电路作为一个组件显示。7.根据权利要求6的方法，其中使用逻辑元件的实例指定局部电路。8.根据权利要求6的方法，其中使用逻辑元件的类型指定局部电路。9.一种使用半导体集成电路的设计数据显示电路的方法，包括以下步骤从包括要显示的电路的版图结果的设计数据得到布线的属性信息；以及显示要显示的所述...

【专利技术属性】
技术研发人员：松村阳一，大桥贵子，藤村克也，伊藤千寻，谷口博树，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]