半导体集成电路电源噪声的分析方法技术

根据半导体集成电路的设计数据，计算与电源布线相关的一个阻抗，并根据所计算出的阻抗，分析电源噪声的频率特性。在阻抗计算中，可以计算不同电位的电源，例如，主电源和地之间的阻抗。或者，可以计算在电位基本相同的电源，例如，主电源和Ｎ阱电源之间的阻抗。所计算出的阻抗包括电源布线之间的布线电容、衬底电阻、连接到所述电源布线的封装阻抗等。因此，能够提供在设计过程的较早阶段用较小的计算量进行地分析半导体集成电路的电源噪声的方法。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
专利
本专利技术涉及，更具体地，涉及可用于采用附加电源来控制施加到电路衬底上的电压的半导体集成电路的。
技术介绍
介绍在已知的使半导体集成电路以高速工作的方法中，使用不同于提供电源和地线的主电源的一个附加电源来控制施加到电路衬底上的电压。注意，这里所述的“衬底电压”是指相对于控制晶体管沟道中的电荷数量的栅极电位的电位，并且在阱中提供晶体管的情况下指的是阱电压。附图说明图17A和17B示出了使用附加电源来控制施加到电路衬底上的电压的CMOS反相器的结构图。如图17A所示，该CMOS反相器包括一个P沟道晶体管91和一个N沟道晶体管92。这两个晶体管除具有三个端子(即，源极、漏极和栅极端子)之外还具有作为第四端子的衬底端子。这两个晶体管的漏极端子彼此相连，并且所述P沟道晶体管91的源极端子和所述N沟道晶体管92的源极端子分别连接到电源VDD和地VSS。所述P沟道晶体管91的衬底端子连接到一个N阱电源VSUBN，并且所述N沟道晶体管92的衬底端子连接到一个P衬底电源VSUBP。图17B示出了所述CMOS反相器的剖面结构图。如图17B所示，在衬底93的一个表面上提供N阱94，并且分本文档来自技高网...

【技术保护点】
一种分析半导体集成电路的电源噪声的方法，包括：根据半导体集成电路的设计数据计算与电源布线有关的阻抗的一个阻抗计算步骤；以及根据所计算出的阻抗分析所述电源噪声的频率特性的一个分析步骤。

【技术特征摘要】
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【专利技术属性】
技术研发人员：岛崎健二，佐藤和弘，一宫敬弘，平野将三，高桥正郎，辻川洋行，小岛清次郎，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]