一种低静态功耗抗单粒子翻转的静态随机存取存储器制造技术

一种低静态功耗抗单粒子翻转的静态随机存取存储器，解决了现有SRAM存储器静态功耗较高及易受到单粒子翻转的影响的问题，属于集成电路技术领域。本实用新型专利技术采用12个晶体管，其中PMOS晶体管P1～P4和NMOS晶体管N1～N2为上拉晶体管，NMOS晶体管N3～N4、N7～N8为下拉晶体管，NMOS晶体管N5～N6为存取晶体管。这些上拉、下拉和存取晶体管形成四个存储节点，即节点Q、QN、S1和S0。字线(WL)与存取晶体管的栅极相连，位线BL和BLN与存取晶体管的漏极(或源)相连。本实用新型专利技术的存储器能够正确地实现读、写和保持操作，且使四个节点存在抗单粒子翻转恢复机制，实现低静态功耗抗多节点翻转。

【技术实现步骤摘要】
一种低静态功耗抗单粒子翻转的静态随机存取存储器
本技术涉及一种低静态功耗抗单粒子翻转的静态随机存取存储器，属于集成电路

技术介绍
静态随机存取存储器(StaticRandomAccessMemory，SRAM)作为高速缓存(cache)的重要组成部分，在现代嵌入式处理器中得到了广泛的应用。它在中央处理器(CentralProcessingUnit，CPU)和内存之间的数据交互中起着重要的作用。这些数据交互是信息安全的关键，这就需要SRAM存储器具有极高的可靠性。然而，随着互补金属氧化物半导体(ComplementaryMetal-Oxide-SemiconductorTransistor，CMOS)制造工艺进入纳米时代，SRAM存储器越来越容易受到单粒子翻转(SingleEventUpset，SEU)的影响。SEU会导致电子系统出现故障，并且在一些关键的存储器应用(如卫星设备或心脏复律除颤器)中，这些软错误会引发致命错误。因此，设计抗SEU加固SRAM存储器已成为电子系统迫切需求。目前研究人员已经提出了几种较为经典的抗辐射设计SRAM存储单元，如PS10T、NS10T和Quatro10TSRAM存储单元。与传统的6T存储单元相比，这些SRAM存储单元具有更强的抗单粒子翻转能力。然而由于设计上的缺陷，这三种存储单元只能对SEU形成部分免疫，即NS10T存储单元只能抵抗从0到1的单粒子翻转，PS10T存储单元只能抵抗从1到0的单粒子翻转，Quatro10T存储单元只能抵抗从1到0的单粒子翻转。为了进一步增强存储单元的抗单粒子翻转能力，有人还提出了一种双互锁SRAM存储单元(DICE)，该存储单元能够完全容忍发生在其任何一个节点上的SEU，因此在实际中得到了广泛的应用。但与6TSRAM单元相比，DICE存储单元静态功耗较高，且在90nm以下工艺中，由于电荷共享效应的影响，DICE存储单元的抗单粒子翻转能力迅速下降。
技术实现思路
针对现有SRAM存储器静态功耗较高及易受到单粒子翻转的影响的问题，本技术提供一种低静态功耗抗单粒子翻转的静态随机存取存储器。本技术的一种低静态功耗抗单粒子翻转的静态随机存取存储器，包括PMOS晶体管P1～P4和NMOS晶体管N1～N8；PMOS管P3的栅极、NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、NMOS晶体管N8的栅极、NMOS晶体管N6的漏极和NMOS晶体管N2的源极同时连接，连接节点为QN；PMOS管P4的栅极、NMOS管N8的漏极、NMOS晶体管N4的栅极、NMOS晶体管N7的栅极、NMOS晶体管N5的漏极和NMOS晶体管N1的源极同时连接,连接节点为Q；PMOS管P3的漏极与PMOS管P1的源极连接，PMOS管P4的漏极与PMOS管P2的源极连接；PMOS管P3的源极、PMOS管P4的源极、NMOS晶体管N1的漏极、NMOS晶体管N2的漏极与电源的正极同时连接；PMOS管P1的栅极、PMOS管P2的漏极、NMOS管N2的栅极和NMOS晶体管N4的漏极同时连接,连接节点为S1；PMOS管P2的栅极、PMOS管P1的漏极、NMOS管N1的栅极和NMOS晶体管N3的漏极同时连接,连接节点为S0；NMOS晶体管N3的源极、NMOS晶体管N4的源极、NMOS晶体管N7的源极和NMOS晶体管N8的源极与电源的负极同时连接；NMOS晶体管N5的栅极与NMOS晶体管N6的栅极连接字线WL；NMOS晶体管N5的源极连接位线BL，NMOS晶体管N6的源极连接位线BLN。作为优选，版图加固时PMOS管P1和PMOS管P3通过浅沟槽隔离技术进行隔离，版图加固时PMOS管P2和PMOS管P4通过浅沟槽隔离技术进行隔离。作为优选，版图加固时节点Q和节点S0之间插入了P阱接触，节点QN和节点S1之间插入了P阱接触。本技术的有益效果：本实施方式给出了一种低静态功耗抗多节点翻转的12管SRAM存储器，并命名为HP12T存储单元，可抵抗能量为LET＝99.8MeV-cm2/mg重离子轰击而不会发生单粒子翻转。附图说明图1为本技术的静态随机存取存储器的电路结构示意图，命名为：HP12TSRAM存储单元；图2为本技术的HP12T存储单元读写操作仿真结果，横坐标表示时间，纵坐标表示电压；图3为本技术的HP12T存储单元的版图设计示意图，其中AA是有源区，NW是N阱，GT是多晶硅栅，CT是通孔，M1是金属1，V1是接触孔，M2是金属2；图4为本技术与其他典型辐射加固存储单元之间的面积比较；图5为本技术与其他典型辐射加固存储单元之间的静态功耗比较。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面结合附图和具体实施例对本技术作进一步说明，但不作为本技术的限定。本实施方式的一种抗单粒子翻转的静态随机存取存储器，命名为：HP12T存储单元，如图1所示，本实施方式HP12T存储单元采用12个晶体管，其中PMOS晶体管P1～P4和NMOS晶体管N1～N2为上拉晶体管，NMOS晶体管N3～N4、N7～N8为下拉晶体管，NMOS晶体管N5～N6为存取晶体管。这些上拉、下拉和存取晶体管形成四个存储节点，即节点Q、QN、S1和S0。字线(WL)与存取晶体管的栅极相连，位线BL和BLN与存取晶体管的源极相连。本实施方式假设HP12T存储单元存储数字逻辑1，即QN＝0，Q＝1，S0＝1，S1＝0。则所述HP12T存储单元处于存操作状态的具体过程为：当字线WL为低电平"0"时，PMOS晶体管P1和PMOS晶体管P3开启、NMOS晶体管N1、NMOS晶体管N4和NMOS晶体管N7开启，其余晶体管处于关闭状态，该种情况下，完成存储单元的存"1”操作。根据SRAM单元的读操作原理，位线BL和BLN首先通过预充电电路预充电到逻辑1(即VDD)。当进行读取操作时，字线WL从0变为1，这使得存取NMOS晶体管N5和NMOS晶体管N6导通。在正反馈机制的帮助下，节点Q、QN、S0和S1将保持其存储状态不变。位线BL仍将保持其原始值1，因为在此过程中不会形成放电路径。然而，位线BLN将在开启的NMOS晶体管N6和NMOS晶体管N7形成的放电路径下被放电到0。当位线BL和BLN之间的差异被差分放大器识别时，进行读取操作并读出存储单元的状态。当进行写操作时，位线BL首先放电到0，位线BLN充电到1。当字线被充电到1时，NMOS晶体管N5和NMOS晶体管N6开启。本文档来自技高网...

【技术保护点】
1.一种低静态功耗抗单粒子翻转的静态随机存取存储器，其特征在于，包括PMOS晶体管P1～P4和NMOS晶体管N1～N8；/nPMOS管P3的栅极、NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、NMOS晶体管N8的栅极、NMOS晶体管N6的漏极和NMOS晶体管N2的源极同时连接，连接节点为QN；/nPMOS管P4的栅极、NMOS管N8的漏极、NMOS晶体管N4的栅极、NMOS晶体管N7的栅极、NMOS晶体管N5的漏极和NMOS晶体管N1的源极同时连接,连接节点为Q；/nPMOS管P3的漏极与PMOS管P1的源极连接，PMOS管P4的漏极与PMOS管P2的源极连接；/nPMOS管P3的源极、PMOS管P4的源极、NMOS晶体管N1的漏极、NMOS晶体管N2的漏极与电源的正极同时连接；/nPMOS管P1的栅极、PMOS管P2的漏极、NMOS管N2的栅极和NMOS晶体管N4的漏极同时连接,连接节点为S1；/nPMOS管P2的栅极、PMOS管P1的漏极、NMOS管N1的栅极和NMOS晶体管N3的漏极同时连接,连接节点为S0；/nNMOS晶体管N3的源极、NMOS晶体管N4的源极、NMOS晶体管N7的源极和NMOS晶体管N8的源极与电源的负极同时连接；/nNMOS晶体管N5的栅极与NMOS晶体管N6的栅极连接字线WL；/nNMOS晶体管N5的源极连接位线BL，NMOS晶体管N6的源极连接位线BLN。/n...

【技术特征摘要】
1.一种低静态功耗抗单粒子翻转的静态随机存取存储器，其特征在于，包括PMOS晶体管P1～P4和NMOS晶体管N1～N8；
PMOS管P3的栅极、NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、NMOS晶体管N8的栅极、NMOS晶体管N6的漏极和NMOS晶体管N2的源极同时连接，连接节点为QN；
PMOS管P4的栅极、NMOS管N8的漏极、NMOS晶体管N4的栅极、NMOS晶体管N7的栅极、NMOS晶体管N5的漏极和NMOS晶体管N1的源极同时连接,连接节点为Q；
PMOS管P3的漏极与PMOS管P1的源极连接，PMOS管P4的漏极与PMOS管P2的源极连接；
PMOS管P3的源极、PMOS管P4的源极、NMOS晶体管N1的漏极、NMOS晶体管N2的漏极与电源的正极同时连接；
PMOS管P1的栅极、PMOS管P2的漏极、NMOS管N2的栅极和NMOS晶体管N4的漏极同时连接,连接节点为S1；

【专利技术属性】
技术研发人员：杨霆，齐春华，
申请(专利权)人：杨霆，
类型：新型
国别省市：黑龙江;23