一种操作处理器的方法，所述方法包括： 在处理器的第一组存储位置中存储当前正由处理器执行的第一进程的第一硬体系结构状态； 在处理器的第二组存储位置中存储当前空闲的第二进程的第二硬体系结构状态； 响应于在处理器处接收到进程中断，将第二硬体系结构状态从第二组存储位置装载到第一组存储位置；以及 执行所述第二进程。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及数据处理领域，特别涉及一种改进的用于处理中断的数据处理系统和方法。
技术介绍
当执行一组计算机指令时，处理器频繁地被中断。该中断可由中断或异常(exception)引起。中断是不与当发生中断时正在执行的指令相关联的异步中断事件。也就是，中断经常是由处理器外部的某事件例如来自输入/输出(I/O)设备的输入、来自另一个处理器的操作调用等引起的。其它中断可以是例如由于控制任务切换的定时器的期满而在内部引起的。异常是直接由于当发生异常时正在执行的指令的执行而发生的同步事件。也就是，异常是来自处理器内的事件，例如算术溢出、定时维护检查、内部性能监测器、板上工作负载管理器等。典型地，异常比中断频繁得多。术语“中断”和“异常”经常是通用的。就本文而言，术语“中断”将用来描述“中断”和“异常”中断。随着计算机软件和硬件变得更加复杂，中断的次数和频率大大增加。这些中断是必要的，因为它们支持多个进程的执行、多个外设的处理以及各个组件的性能监测。虽然这些特性是有益的，但是由于中断而消耗计算能力增加得如此之多以致其超过了处理器的处理速度改进。这样，在很多情况下，尽管处理器时钟频率提高，但是实际上系统性能却在降低。图1示出了传统的处理器核心100。在处理器核心100内，第1级指令高速缓存(L1指令高速缓存)102向指令定序逻辑电路104提供指令，指令定序逻辑电路104向适当的执行单元108发出这些指令以便执行。可包括浮点执行单元、定点执行单元、转移(branch)执行单元等的执行单元108包括装载/存储单元(LSU)108a。LSU 108a执行装载和存储指令，该指令分别将数据从第1级数据高速缓存(L1数据高速缓存)112装载到体系结构(architected)寄存器110中，并且将数据从体系结构寄存器110存储到L1数据高速缓存112。对缺失(miss)L1高速缓存102和112的数据和指令的请求可以通过经由存储器总线116存取系统存储器118来解决。如上所述，处理器核心100受到来自由外部中断线114表示的多个源的中断。当(例如，通过中断线114之一)由处理器核心100接收到中断信号时，挂起当前进程的执行，并且由被称作中断处理程序的中断特定软件来处理中断。除了其它活动之外，中断处理程序还通过由LSU108a执行存储和装载指令来保存和恢复在中断时执行的进程的体系结构状态。使用LSU 108a向和从系统存储器118传输体系结构状态阻止由中断处理程序(或者在超标量计算机的情况下另一个进程)执行其它存储器存取指令，直到完成了状态传输为止。因此，通过处理器的执行单元保存并随后恢复进程的体系结构状态导致了执行被中断进程以及中断处理程序的延迟。该延迟导致了处理器的总体性能的降低。这样，本专利技术认识到需要一种方法和系统，其最小化由于特别是响应于中断而保存和恢复体系结构状态所招致的处理延迟。
技术实现思路
本专利技术涉及用于改善数据处理系统的处理器内的中断处理的方法和系统。当在处理器处接收到中断信号时，将当前执行进程的硬体系结构状态装载到一个或多个专用影象寄存器中。硬体系结构状态包括执行被中断进程所必需的处理器内的信息。进一步保存该硬体系结构状态的有益方法包括使用高带宽总线将硬体系结构状态从影象寄存器直接传输到系统存储器，而不使用(由此占用)处理器的正常装载/存储路径和执行单元。在将硬体系结构状态装载到影象寄存器中之后，中断处理程序在收到中断的处理器上或多处理器数据处理系统的另一处理器上立即开始运行。调度执行的下一进程的硬体系结构存储在处理器的一组寄存器中，以便将下一调度的进程的硬体系结构加载到处理器的当前进程硬体系结构寄存器中，从而能够快速开始执行下一进程。进程的软状态包括高速缓存内容也至少部分地被保存到系统存储器。为了加速软状态的保存并且为了避免与正在执行的中断处理程序的数据冲突，优选地使用扫描链路径从处理器传输软状态，其中扫描链路径在现有技术中通常仅在制造测试期间被使用而在正常操作期间不被使用。当完成中断处理程序时，为被中断进程恢复硬体系结构状态和软状态，当装载硬体系结构状态时，被中断进程能够立即运行。为了向可能运行不同操作系统的其它处理器和其它分区提供存取，可以将硬和软状态存储在可被任何处理器和/或分区存取的系统存储器的保留区域中。在下面详细描述中，本专利技术的上述以及其它目的、特性和优点将会变得清楚。附图说明被认为是本专利技术特征的新颖特性在所附权利要求中加以阐述。然而，通过参考下面结合附图阅读的对说明性实施例的详细描述，将会更好地理解本专利技术本身以及优选使用模式及其另外的目的和优点，其中图1示出了传统计算机系统的方框图，其中该计算机系统采用现有技术的用于使用装载/存储单元保存处理器的体系结构状态的方法；图2示出了根据本专利技术的数据处理系统的示例性实施例的方框图； 图3a和3b示出了图2所示的处理单元的附加详细信息；图4示出了根据本专利技术的示例性软件配置的分层图；图5a和5b一起形成根据本专利技术的示例性中断处理过程的流程图；图6a和6b是示出根据本专利技术的用于保存硬体系结构状态和软状态的图5a所示的步骤的进一步详细信息的流程图；图7示出了由本专利技术用来将至少进程的软状态传送到存储器的扫描链路径；图8a-8c示出了根据本专利技术用来存储至少第一级中断处理程序(FLIH)、第二级中断处理程序(SLIH)和制造级测试指令的图2所示的快闪ROM的附加详细信息；图9是描述根据本专利技术的在接收到中断时跳转到预测SLIH的流程图；图10示出了所存储的硬体系结构状态、所存储的软状态、存储器分区和处理器之间的逻辑和通信关系；图11示出了用于在存储器中存储软状态的示例性数据结构；以及图12是用于在计算机系统的正常操作期间通过执行制造级测试程序来测试处理器的示例性方法的流程图。具体实施例方式现在参照图2，其示出了多处理器(MP)数据处理系统201的示例性实施例的高级方框图。虽然MP数据处理系统201被示出为对称多处理器(SMP)，但是本专利技术可以用于计算机体系结构领域内的技术人员所公知的任何MP数据处理系统，其包括但不限于非均匀存储器存取(NUMA)MP或仅高速缓存存储器体系结构(COMA)MP。根据本专利技术，MP数据处理系统201包括由互连装置222耦接以便通信的多个处理单元200，其被示出为处理单元200a到200n。在优选实施例中，应当理解，MP数据处理系统201中的每个处理单元200包括处理单元200a和处理单元200n在体系结构上是类似或相同的。处理单元200a是单个集成电路超标量处理器，如下面进一步讨论的那样，其包括全都由集成电路形成的各个执行单元、寄存器、缓冲器、存储器和其它功能单元。在MP数据处理系统201中，每个处理单元200由高带宽专用总线116耦接到各自的系统存储器118，其被示出为用于处理单元200a的系统存储器118a和用于处理单元200n的系统存储器118n。处理单元200a包括指令定序单元(ISU)202，其包括用于取出、调度和发出指令以由执行单元(EU)204执行的指令的逻辑电路。ISU 202和EU 204的详细信息在图3中以示例的形式给出。与EU 204相关联的是“硬”状态寄存器206，其包含执行当前执行进程所必需的处理单本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种操作处理器的方法，所述方法包括在处理器的第一组存储位置中存储当前正由处理器执行的第一进程的第一硬体系结构状态；在处理器的第二组存储位置中存储当前空闲的第二进程的第二硬体系结构状态；响应于在处理器处接收到进程中断，将第二硬体系结构状态从第二组存储位置装载到第一组存储位置；以及执行所述第二进程。2.如权利要求1所述的方法，还包括在执行第一进程的同时，用另一空闲进程的第三硬体系结构状态动态替换所述第二硬体系结构状态。3.如权利要求1所述的方法，还包括根据第二进程的优先级从空闲进程池中选择所述第二进程，用以将第二硬体系结构状态存储到处理器中。4.如权利要求1所述的方法，还包括响应于接收到所述进程中断，保存所述第一硬体系结构状态。5.如权利要求1所述的方法，还包括在处理器内存储所述第一硬体系结构状态的影象拷贝；以及响应于在处理器中接收到所述进程中断，在存储器中存储所述第一硬体系结构状态的影象拷贝。6.一种处理器，包括至少一个执行单元；指令定序单元，耦接到该至少一个执行单元；第一组存储位置，用于存储当前正由处理器执行的第一进程的第一硬体系结构状态；以及第二组存储位置，用于存储当前空闲的第二进程的第二硬体系结构状态，其中第二进程来自空闲进程池，并且其中在第二组存储位置中存储的第二硬体系结构状态是根据空闲池中进程的优先级分配来选择的。7.如权利要求6所述的处理器，还包括响应于进程中断用于更新所述第二硬体系结构状态的单元。8.如权利要求6所述的处理器，还包括执行电路，用于执行存储器存取指令，从而处理器能够独立于执...
【专利技术属性】
技术研发人员：拉维·库马尔·阿里米里，罗伯特·阿兰·卡格诺尼，盖伊·林恩·古斯里耶，威廉·约汉·斯塔克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：
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