微处理器的整数单元中五级容错流水结构的实现方法技术

本发明专利技术公开了微处理器的整数单元中五级容错流水结构的实现方法，流水结构由取指部件、译码部件、执行部件、存储访问部件和寄存器写部件组成，并和一流水线控制及背板寄存器相连通，其中译码部件的输出和存储访问部件之间还连接有一纠检错处理部件；用于完成源操作数的错误检测与纠正，并建立相应的控制信息，每条指令在流水线控制及背板寄存器的控制下，经过五级处理完成；当纠检错处理部件发现单位错时，则进行纠正，并送入寄存器写部件，由寄存器写部件将纠正后的数据回写到背板寄存器中；之后，流水线从ＰＣ所指的当前出错指令处和ｎＰＣ所指的下一条指令处开始重新执行；若纠检错模块发现是多位错，则直接产生陷阱，流水线停止，进入陷阱处理程序。

【技术实现步骤摘要】

本专利技术属于计算机
，涉及一种SPARC V8兼容型空间计算机微处理器LSFT32的设计和制造，特别涉及LSFT32微处理器的整数单元(IU)中所采用的五级容错流水结构的实现方法。
技术介绍
自1975年IBM公司率先提出精简指令系统的思想以来，伴随着微电子和计算机技术的不断发展，精简指令系统计算机(reduced instruction setcomputer，简称RISC)已成为当前计算机领域的主流产品。RISC最主要的特点就是微处理器执行的所有操作都是面向寄存器的，其主要优点在于(1)从寄存器到寄存器的操作指令充分利用了VLSI工艺所带来的高速片上频宽来进行数据传送，大大提升了指令的执行速度。(2)由于简化了指令控制逻辑，从而进一步缩小了硬布线逻辑构成的控制部件的芯片面积，使得芯片上可以实现更多的寄存器。SPARC(Scalable Processor ARChitecture)是一种性能随着工艺技术的改进可成比提高的处理器体系结构。它完全遵循了RISC面向寄存器操作的设计思想，在系统中定义了一个大容量的寄存器堆，包括只能由系统访问的系统寄存器，以及用于通常操作的工作寄存器。SPARC采用“寄存器窗口”的方式对寄存器组进行管理。系统将工作寄存器组成若干个窗口，建立起环形结构，利用重叠寄存器窗口技术来加快程序的运转。RISC系统中采用流水线的控制方式使得大多数指令都可在单周期内完成。在LSFT32微处理器中支持五级流水线结构，包括取指阶段、译码阶段、执行阶段、存储阶段和回写段。如果可以保证寄存器中数据的正确性，在不出现相关问题和条件转移指令的情况下，每个节拍都会有一条指令执行完成流出流水线(除去LODE/STORE等多周期指令)。针对寄存器堆的容错问题，目前的处理方式主要包括以下两种①在译码段增加EDAC处理，然后再将数据送入执行段。该方式的优点在于控制简单、易实现，但由于EDAC增加了译码段的时间开销，限制了处理器的频率，大大降低了RISC处理器性能。②采用两条流水线并行运行，当结果比较一致时，正常进入回写段，否则从出错指令处重启流水线，例如IBM的S/390 G5微处理器。该方式可以检测到寄存器中出现的所有类型的硬件和软件错误，但却极大的增加了芯片面积的开销。因而，该方式仅适用于对性能要求不高的微处理器中。
技术实现思路
针对上述现有技术存在的缺陷与不足，本专利技术的目的在于提供一种广泛适用于SPARC结构微处理器的、执行效率高、结构完整的五级容错流水结构。实现上述专利技术目的的技术方案是这样的一种，其特征在于，该流水结构由取指部件、译码部件、执行部件、存储访问部件和寄存器写部件组成，上述流水结构的所有部件依次相连，并与一流水线控制及背板寄存器相连通；其中译码部件的输出和存储访问部件之间还连接有一纠检错处理部件，用于完成源操作数的错误检测与纠正，并建立相应的控制信息，每条指令在流水线控制及背板寄存器的控制下，经过五级处理完成；具体处理过程包括下列步骤1)在取指部件取得当前PC所指的指令送往译码部件进行译码；2)译码部件根据指令的编码格式和内容获得源操作数和目的操作数的地址，将背板寄存器文件中的源操作数送往执行部件，并预置部分陷阱标记；3)执行部件进行相应的加/减/乘/除算术运算和与/或/非逻辑运算，若运算为多周期时，流水线进入保持等待状态；在存储访问部件从乘法器、除法器运算单元中取得目的操作数，并预置部分陷阱标记；4)在寄存器写部件完成相应的陷阱处理，并将数据写入背板寄存器文件中；5)在译码部件将背板寄存器文件中的源操作数送往执行部件的同时，该数据同时被送往纠检错模块进行处理；当纠检错模块发现单位错时，则进行纠正，并传送至寄存器写部件，由寄存器写部件将纠正后的数据回写到背板寄存器中；之后，流水线从PC所指的当前出错指令处和nPC所指的下一条指令处开始重新执行；若纠检错模块发现是多位错，则直接产生陷阱，流水线停止，进入陷阱处理程序。本专利技术的五级容错流水结构增加了并行的容错处理，即在EX段增加并行的纠检错处理部件，在将DE段的源操作数送往EX段运算的同时，也将该数据送往纠检错处理部件进行处理。当纠检错处理部件发现单位错时，则进行纠正，并废除当前执行指令的后续指令，后在WR段将纠正后的数据回写到存储器中。之后，流水线从PC所指的当前出错指令处和nPC所指的下一条指令处开始重新执行，若纠检错模块发现是多位错，则直接产生陷阱，流水线停止，进入陷阱处理程序。本专利技术的五级容错流水结构，具有以下优点(1)该专利技术采用并行处理的思想设计容错结构，减少了EDAC所带来的时间开销，大大提高了流水线的执行效率；(2)该专利技术所采用的EDAC方法支持自动纠正单位错误，并可检测2到8位错误，提高了对寄存器文件中数据的纠错效率；(3)该专利技术中为实现容错所增加的纠检错处理(EDAC)部件以及相应的控制电路规模相对较小，节省了芯片面积的开销，易于设计实现；(4)该专利技术所涉及的流水线并行容错处理的方式广泛适用于SPARC结构的微处理器，并可推广到其它RISC结构的微处理器中进行应用，对于提高流水线的容错能力是很有效的；(5)利用该专利技术所实现的SPARC V8兼容型空间计算机微处理器LSFT32具有很好的容错能力，可实现对于寄存器文件错误的正确处理。附图说明图1是五级容错流水线控制结构；图2是五级容错流水线执行时空图；图3是指令正常执行时的流水线状态；图4是产生正常陷阱时的流水线状态；图5是检测/纠正寄存器文件单位错误时的流水线状态；图6是背板寄存器文件出现不可纠正错误产生陷阱时的流水线状态。为了更清楚的理解本专利技术，以下结合附图对本专利技术作进一步的详细描述。具体实施例方式在SPARC V8兼容型微处理器LSFT32中采用五级容错流水结构实现指令的处理，其控制逻辑的硬件电路结构如图1所示，该流水结构由取指部件、译码部件、执行部件、存储访问部件和寄存器写部件组成，上述流水结构的所有部件依次相连，并与一流水线控制及背板寄存器相连通；其中译码部件的输出和存储访问部件之间还连接有一纠检错处理部件，用于完成源操作数的错误检测与纠正，并建立相应的控制信息，每条指令在流水线控制及背板寄存器的控制下，经过五级处理完成；在寄存器中数据正确的情况下，每个节拍完成一条单周期指令的执行，其时空关系如图2所示；在出现可纠正错误的情况下，三到四个节拍即完成流水线的重启。其五级容错流水结构的工作原理是在正常情况下，五级流水结构在FE段取得当前PC所指的指令送往DE段进行译码；在DE段根据指令的编码格式和内容获得源操作数和目的操作数的地址，将寄存器文件中的源操作数送往EX，并预置部分陷阱标记，若为LODE指令则需多等一个节拍，才能从存储器中取得数据；在EX段进行相应的加/减/乘/除等算术运算和与/或/非等逻辑运算，若运算为多周期时，流水线进入保持等待状态；在ME段从乘法器、除法器等运算单元中取得目的操作数，并预置部分陷阱标记；在WR段完成相应的陷阱处理，并将数据写入寄存器文件中，若为STORE指令需要两个节拍才能将数据写入存储器单元中。参见图3，图3是指令在流水线中正常执行时的状态，每个节拍可有一条指令(除去LOAD/STORE等多周期指令)完成操作，流出流水本文档来自技高网...

【技术保护点】
一种微处理器的整数单元中五级容错流水结构的实现方法，其特征在于，该流水结构由取指部件、译码部件、执行部件、存储访问部件和寄存器写部件组成，上述流水结构的所有部件依次相连，并与一流水线控制及背板寄存器相连通；其中译码部件的输出和存储访问部件之间还连接有一纠检错处理部件，用于完成源操作数的错误检测与纠正，并建立相应的控制信息，每条指令在流水线控制及背板寄存器的控制下，经过五级处理完成；具体处理过程包括下列步骤：１）在取指部件取得当前ＰＣ所指的指令送往译码部件进行译码； ２）译码部件根据指令的编码格式和内容获得源操作数和目的操作数的地址，将背板寄存器文件中的源操作数送往执行部件，并预置部分陷阱标记；３）执行部件进行相应的加／减／乘／除算术运算和与／或／非逻辑运算，若运算为多周期时，流水线进入保持 等待状态；在存储访问部件从乘法器、除法器运算单元中取得目的操作数，并预置部分陷阱标记；４）在寄存器写部件完成相应的陷阱处理，并将数据写入背板寄存器文件中；５）在译码部件将背板寄存器文件中的源操作数送往执行部件的同时，该数据同 时被送往纠检错模块进行处理；当纠检错模块发现单位错时，则进行纠正，并传送至寄存器写部件，由寄存器写部件将纠正后的数据回写到背板寄存器中；之后，流水线从ＰＣ所指的当前出错指令处和ｎＰＣ所指的下一条指令处开始重新执行；若纠检错模块发现是多位错，则直接产生陷阱，流水线停止，进入陷阱处理程序。...

【技术特征摘要】

【专利技术属性】
技术研发人员：辛明瑞，时晨，张伟功，靳加农，
申请(专利权)人：中国航天时代电子公司第七七一研究所，
类型：发明
国别省市：87[中国|西安]