用于在易失性存储器中写入的方法和对应的集成电路技术

本公开的实施例涉及用于在易失性存储器中写入的方法和对应的集成电路。一种用于写入易失性存储器的实施例方法，包括：至少接收向存储器写入的请求，以及响应于向存储器写入的每个请求：准备待写入存储器的数据，这包括计算错误校正码；将待写入存储器的数据存储在缓冲寄存器中；以及，如果在存储之后没有接收到向存储器写入或从存储器读取的新请求，则将存储在缓冲寄存器中的待写入的数据写入存储器。

【技术实现步骤摘要】
用于在易失性存储器中写入的方法和对应的集成电路相关申请的交叉引用本申请要求于2019年11月21日提交的法国专利申请第1913001号的权益，该申请通过引用并入本文。
实施例和实现模式涉及集成电路，例如片上系统的集成电路，包括使用错误校正码错误校正码的随机存取存储器。
技术介绍
通常形式为汉明码(Hammingcode)的错误校正码(或ECC)允许检测和校正在存储器的存储器字中的至少一个错误。在知道存储器字专用的所有数据的情况下，错误校正码被计算。存储器字是存储器的组织和访问存储器的常规单位。存储器字通常包括多个数据位，或八个数据位的多个位，以及专用错误校正码的位。这样，某些存储器允许以小于一个存储器字的粒度(例如一个字节或一个比特的粒度)写入数据，并且必须在被修改的并且完整的新存储器字上重新计算错误校正码。通常，在写入新存储器字及其错误校正码之前，提供待读取的旧的未修改数据。解决方案建议插入读取、计算代码和写入两个连续写入指令的步骤，并且，将新修改的存储器字存储在缓冲寄存器中，直到下一个写入指令为止，在本文档来自技高网...

【技术保护点】
1.一种用于写入易失性存储器的方法，所述方法包括：/n接收用于向所述存储器写入的第一请求；/n第一准备待写入所述存储器的第一数据，所述第一准备包括计算第一错误校正码；/n将所述第一数据第一存储在缓冲寄存器中；以及/n响应于在所述第一存储之后没有接收到用于向所述存储器写入或从所述存储器读取的新请求，将存储在所述缓冲寄存器中的所述第一数据写入所述存储器。/n

【技术特征摘要】
20191121 FR 19130011.一种用于写入易失性存储器的方法，所述方法包括：
接收用于向所述存储器写入的第一请求；
第一准备待写入所述存储器的第一数据，所述第一准备包括计算第一错误校正码；
将所述第一数据第一存储在缓冲寄存器中；以及
响应于在所述第一存储之后没有接收到用于向所述存储器写入或从所述存储器读取的新请求，将存储在所述缓冲寄存器中的所述第一数据写入所述存储器。


2.根据权利要求1所述的方法，还包括：
接收用于向所述存储器写入的第二请求；
第二准备待写入所述存储器的第二数据，所述第二准备包括计算第二错误校正码；
将所述第二数据第二存储在所述缓冲寄存器中；以及
响应于在所述第二存储之后接收到用于向所述存储器写入的附加请求，在将响应于用于向所述存储器写入的所述附加请求而准备的、并且待写入所述存储器的附加数据第三存储在所述缓冲寄存器之前，将存储在所述缓冲寄存器中的所述第二数据写入所述存储器。


3.根据权利要求1所述的方法，用于向所述存储器写入的所述第一请求包括：所述存储器的存储器地址和新数据，所述新数据的大小小于所述存储器的存储器字的大小，所述第一准备待写入的所述第一数据包括：读取预先存储在包含所述存储器地址的所述存储器字中的先前数据，对所述先前数据和所述新数据的组合执行计算所述第一错误校正码，并且待写入的所述第一数据包括所述新数据和所述第一错误校正码的组合。


4.根据权利要求1所述的方法，其中用于向所述存储器写入或从所述存储器读取的任何请求通过总线而被传输，并且包括激活在所述总线的一个信道上的选择信号，所述方法包括：检测所述选择信号是否被激活，以便评估在所述第一存储之后是否没有接收到用于对所述存储器的写入访问或从所述存储器的读取访问的请求。


5.根据权利要求1所述的方法，还包括：
评估在所述存储之后是否没有接收到用于向所述存储器写入或从所述存储器读取的请求；以及
在没有向所述存储器写入和从所述存储器读取的情况下，命令将存储在所述缓冲寄存器中的所述第一数据写入所述存储器。


6.根据权利要求1所述的方法，其中所述易失性存储器是静态随机存取存储器。


7.一种集成电路，包括：
易失性存储器；以及
所述存储器的控制接口，所述控制接口被配置为：
接收用于向所述存储器写入的请求；
准备待写入所述存储器的数据，并且计算错误校正码；
将待写入所述存储器的所述数据存储在缓冲寄存器中；并且
响应于在所述存储之后没有接收到用于向所述存储器写入或从所述存储器读取的新请求，命令将存储在所述缓冲寄存器中的所述数据写入所述存储器。


8.根据权利要求7所述的集成电路，其中所述控制接口还被配置为：
响应于在所述存储之后接收到用于向所述存储器写入的新请求，在响应于用于向所述存储器写入的所述新请求而在所述缓冲寄存器中存储待写入所述存储器的新数据之前，将存储在所述缓冲寄存器中的所述数据写入所述存储器。


9.根据权利要求7所述的集成电路，其中所述控制接口还被配置为：
响应于包括所述存储器的存储器地址和具有大小小于所述存储器的存储器字的大小的新数据的写入请求，所述存储器的所述控制接口被配置为读取预先存储在包含所述存储器地址的所述存储器字中的先前数据，并且所述控制接口被配置为对所述先前数据和所述新数据的组合计算所述错误校正码，以便准备包括所述新数...

【专利技术属性】
技术研发人员：C·伊瓦，JM·格里尔马弗瑞，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国;FR