【技术实现步骤摘要】
本专利技术是关于一种除错装置及方法，尤指一种外围设备互连(PCI)总线的除错装置及方法。
技术介绍
图1所示的是在2003年2月25日公告的US Pat No.6526525专利中揭露的计算机系统使用PCI的一种硬件架构图。中央处理器10经由主桥接器(host bridge)12耦接到PCI总线14。PCI总线14则可以耦接多个PCI相容的周边设备的主控器(master)，其可以为如图所示的图形适配器13a，扩展总线桥接器13b与小型计算机系统主总线适配器(SCSI hostbus adapter)13c等等。每一主控器均可以送出请求信号(request，RST)请求适用PCI总线14，而主桥接器12中的仲裁器(arbiter)则可送出同意信号(grant，GNT)给主控器，同意其使用PCI总线14。PCI相容装置(如主控器或晶片集chipset中的北桥)之间的数据传送主要由下列的控制信号所控制。周期帧(cycle frame，FRAME)由起始器(其可以使主控器或北桥)所送出，用以指示一存取操作的开始与持续期间。FRAME信号送出时，表示通过PCI总线的数据交...
【技术保护点】
一种外围设备互连（ＰＣＩ）总线除错装置，可以将总线周期期间锁存的地址、数据显示并保持，从而为除错提供依据，其特征在于，该装置包括：一地址／数据锁存及译码电路，用于锁存在ＰＣＩ总线周期内上电自检产生的二进制地址及数据，并将该二进制地址 及数据进行译码；单步运行控制电路，用于在ＰＣＩ总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址／数据锁存及译码电路的执行，使得译码后的地址及数据处于显示并保持状态；及一系统资料显示电路，用于将来自地址／数据锁存及 译码电路译码后的地址及数据进行显示。
【技术特征摘要】
1.一种外围设备互连(PCI)总线除错装置，可以将总线周期期间锁存的地址、数据显示并保持，从而为除错提供依据，其特征在于，该装置包括一地址/数据锁存及译码电路，用于锁存在PCI总线周期内上电自检产生的二进制地址及数据，并将该二进制地址及数据进行译码；单步运行控制电路，用于在PCI总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址/数据锁存及译码电路的执行，使得译码后的地址及数据处于显示并保持状态；及一系统资料显示电路，用于将来自地址/数据锁存及译码电路译码后的地址及数据进行显示。2.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行控制电路包括一单步控制信号产生电路用于在PCI总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址/数据锁存及译码电路的执行。3.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行控制电路还包括一地址比较电路用于比较PCI总线上的地址与预先设定的地址是否相同。4.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行控制电路还包括一切换开关用于触发单步运行控制信号产生电路产生单步运行结束信号。5.如权利要求1所述的PCI总线除错装置，其特征在于，其中译码后的地址及数据可为16进制。6.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行状态包括一起始状态、一抓值状态、一侦错状态及一重置状态。7.如权利要求6所述的PCI总线除错装置，其特征在于，其中在起始状态PCI总线控制信号Frame#为高电平无效。8.如权利要求6所述的PCI总线除错装置，其特征在于，其中在抓值状态PCI总线控制信号Frame#为低电平有效，同时一单步运行控制信号Change#＝1保持抓值状态。9.如权利要求6所述的PCI总线除错装置，其特征在于，其中在抓值状态当一单步运行控制信号Change#＝0及Same#＝0时，地址/数据锁存及译码电路锁存并译码地址及数据。10.如权利要求6所述的PCI总线除错装置，其特征在于，其中在侦错状态PCI总线控制信号Frame#处于高电平无效，地址/数据锁存及译码电路将译码后的地址及...
【专利技术属性】
技术研发人员：王辉，
申请(专利权)人：鸿富锦精密工业深圳有限公司，鸿海精密工业股份有限公司，
类型：发明
国别省市：94[中国|深圳]
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