并行计算单元的重新寻址制造技术

本申请公开了一种专用集成电路（ＡＳＩＣ）的设计结构。该ＡＳＩＣ的设计结构包括一定数量的冗余的计算单元，以便在检测发现缺陷计算单元时，可以通过从缺陷单元向原来冗余的单元的重新寻址，维持ＡＳＩＣ的全部功能。缺陷单元的标识以及功能的重新寻址是利用内置于ＡＳＩＣ每一计算单元中的自检逻辑自动完成的。当ＡＳＩＣ处于操作模式时，自检逻辑适合于使相应的计算单元避免数据初始化过程，并自我禁止进行任何计算操作。通过依次地对阵列中计算单元的初始化，可以实现功能的量新寻址。

【技术实现步骤摘要】

本专利技术涉及集成电路，更具体地讲，本专利技术涉及专用集成电路(ASIC)的设计结构，以增加全功能专用集成电路的制造成品率。
技术介绍
制造集成电路(IC)时，要在集成电路芯片进行某些质量控制检测，以保证发送到用户的这些集成电路芯片具有可接受的备用功能容量(margins of functionality)。例如，可在集成电路芯片上进行存储检验，以检测其可能存在的缺陷。按照现有的某些方案，如果某一给定的集成电路芯片未能通过前述的存储检验，那么这样的集成电路芯片就要标记为不合格，而不会发送到用户那里。其它的检测实验包括检测专用集成电路的算术逻辑单元(ALUs)是否适当。当集成电路芯片上的一个或多个算术逻辑单元(ALUs)未能通过特定的功能实验，那么整个集成电路芯片就被放弃。因而，这样的质量控制检测方法会产生较多的废品，而使得制造成品率相对较低。另外，在进行检测时，需要采用独立于集成电路算术逻辑单元的外部控制器，以确定去除哪一个算术逻辑单元。因而，芯片制造商需要与用户的控制系统协调一致，以便检测专用集成电路(ASICs)，或者最起码制造商需要设计和/或准备一个独立的外部控制器，以便根本文档来自技高网...

【技术保护点】
一种制备集成电路的方法，该集成电路带有由相同计算单元组成的阵列，该方法包括由计算机执行的如下步骤：使所述的由相同计算单元组成的阵列包含一定数量的冗余的计算单元；利用所述每一相同的计算单元上的自我禁止逻辑，其中，如果存在缺陷的 计算单元，该自我禁止逻辑适合于阻止该缺陷的计算单元装入初始化数据和进行操作；以及从所述缺陷的计算单元自动地重新寻址到该阵列中非禁止的计算单元，并接受所述初始化数据，该初始化数据曾被阻止装入到所述缺陷的计算单元中。

【技术特征摘要】
US 2004-9-15 10/942,3341.一种制备集成电路的方法，该集成电路带有由相同计算单元组成的阵列，该方法包括由计算机执行的如下步骤使所述的由相同计算单元组成的阵列包含一定数量的冗余的计算单元；利用所述每一相同的计算单元上的自我禁止逻辑，其中，如果存在缺陷的计算单元，该自我禁止逻辑适合于阻止该缺陷的计算单元装入初始化数据和进行操作；以及从所述缺陷的计算单元自动地重新寻址到该阵列中非禁止的计算单元，并接受所述初始化数据，该初始化数据曾被阻止装入到所述缺陷的计算单元中。2.如权利要求1所述的方法，其进一步包括在所述阵列的所有计算单元上平行地进行测试，以识别出所述缺陷的计算单元。3.如权利要求2所述的方法，其中，所述的测试是在所述集成电路每次启动时进行的。4.如权利要求2所述的方法，其进一步包括利用输入网络进行所述的测试。5.如权利要求4所述的方法，其中，所述的输入网络与所述集成电路的I/O并行总线相联结(associated with)。6.如权利要求2所述的方法，其进一步包括利用每一所述相同的计算单元上的指示器结构，根据所述的测试，指明每一所述相同的计算单元是否是被禁止。7.如权利要求6所述的方法，其中，所述的指示器结构是一禁止标记，该禁止标记对应于每一所述相同的计算单元。8.如权利要求7所述的方法，其中，每一所述相同的计算单元计算所述相应的禁止标记。9.如权利要求1所述的方法，其中，所述的重新寻址适合于使所说的集成电路发挥其全部功能。10.如权利要求1所述的方法，其中，所述的集成电路是一专用集成电路。11.如权利要求1所述的方法，其中，所述的缺陷的计算单元被禁止接受任何输入数据而进行处理，该输入数据来自于与所述集成电路相联结的I/O并行总线。12.如权利要求1所述的方法，其中，所述的缺陷的计算单元被禁止将任何处理的数据输出到与所述集成电路相联结的I/O并行总线。13.如权利要求1所述的方法，其中，所述的自动重新寻址包括利用一数据装入机制，...

【专利技术属性】
技术研发人员：薄艺林，
申请(专利权)人：豪威科技有限公司，
类型：发明
国别省市：US[美国]