数据处理系统及其方法技术方案

典型情况下，对于处理系统来说，必须保证在第一程序流恢复执行之前，还原所有被中断的程序流参数。如果在此转送期间出现中断，那么可能无法存储或还原所有数据。如果没能无差错地存储程序寄存器内容及其它临界的第一程序流数据，那么处理器（１８０）没办法得知被还原到寄存器的第一程序流数据是否被破坏。因而，提供了新颖的寄存器体系结构（１２０，１２１，１２２，１２３，１２４，１２５）以便于在不存储并还原被中断的程序流的临界数据的情况下，处理所中断的程序流。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及处理器体系结构领域并且尤其涉及供微控制器使用的数据寄存器体系结构领域。典型情况下程序数据流存储在存储电路中，其中，在特定例程的程序数据内所编码的指令由处理器执行，当出现中断时，一个程序流中断另一个程序流的执行。构成每个程序流的多个指令被存储在存储电路中的具体单元处。程序流指令使处理器能够执行各种任务。典型情况下，来自每个程序流的指令被每次一个地顺次获取并处理。当处理来自程序流的指令时，处理器利用程序寄存器。这些寄存器是所述处理器内的存储单元，所述存储单元支持由微处理器的超高速直接访问。例如，一些操作特别用于直接处理在寄存器内的数据。从存储电路所读取的程序流数据被存储在这些寄存器中，并且处理器对在其中所存储的值执行逻辑和算术运算。当第一程序流的执行被另一第二程序流中断时，典型情况下，对应于所述第一程序流的程序寄存器内容被存储在其它地方以便使中断程序能够利用相同的程序寄存器组。一旦中断程序——第二程序流——已经完成其指令序列，那么对应于第一程序流的程序寄存器内容就被还原，并且所述第一程序流在出现中断的随后的程序计数器处恢复执行。因而，典型情况下，在服务中断的第二程序流之前，保存对应于第一程序流的所有信息。当然，利用这种系统，必须保证在第一程序流恢复执行之前还原所有被中断的程序流参数。如果在此转送期间出现中断，那么可能无法存储或还原所有数据。如果没能无差错地存储程序寄存器内容及其它临界的第一程序流数据，那么处理器没办法得知被还原到寄存器的第一程序流数据是否被破坏。为了确保所有的第一程序流数据被转送，中断任务必须等待直到完成还原过程，所述还原过程浪费了宝贵的处理时间并且导致增加了功率消耗。因此有这种需要，即，在不存储并还原被中断的程序流的临界数据的情况下，能够使处理中断的程序流便于进行。因此本专利技术的目的在于提供一种系统，能够便于在不存储并还原被中断的程序流的临界数据的情况下，执行中断的程序流。
技术实现思路
依照本专利技术，提供了一种系统，包括处理器；多个寄存器存储体块；和寄存器存储体块译码器电路，用于激活多个寄存器存储体块中当且仅当的一个，所述寄存器存储体块译码器电路对中断事件操作做出响应，以便选择多个寄存器存储体块之一来激活，其中，不同的中断事件操作导致选择多个寄存器存储体块中不同的寄存器存储体块。依照本专利技术，提供了一种在数据处理系统中切换处理资源的方法，包括步骤提供多个寄存器存储体块；利用来自多个寄存器存储体块的第一寄存器存储体块来处理数据；接收用于启动中断事件的中断请求；确定是否满足所述中断请求，并且，如果是的话，那么从多个寄存器存储体块选择第二寄存器存储体块，所选择的第二寄存器存储体块与所述第一寄存器存储体块相隔离；并且，利用来自多个寄存器存储体块的所述第二寄存器存储体块来处理数据。依照本专利技术，提供了一种其上存储有数据的存储介质，所述数据用于实现处理系统，包括第一指令数据，用于提供多个寄存器存储体块；和第二指令数据，用于提供寄存器存储体块译码器电路以便激活隔离的多个寄存器存储体块之一，所述寄存器存储体块译码器电路对中断事件操作做出响应，以便选择多个寄存器存储体块之一来激活，其中，不同的中断事件操作导致选择多个寄存器存储体块中不同的寄存器存储体块。现在将结合下列附图来描述本专利技术的示例性实施例，其中附图说明图1依照本专利技术第一实施例按照高级示了超大规模集成电路(very large scale integration，VLSI)外围总线桥(VPB桥)。图2按照低级示了在图1中所示出的VLSI外围总线桥(VPB桥)，其示出了构成VPB桥的电路块；图3图示了四个8位寄存器，例如Bank0寄存器VPBD0到VPBD3；图4图示了调试存储体选择(Debug Bank Select，DBSEL)寄存器，其中，提供DBSEL寄存器以便提高调试VPB数据寄存器存储体的可见性；图5图示了在VPB桥内使用的特殊函数寄存器(special functionregister，SFR)块的高级图；图6图示了寄存器存储体块，包括了例如对应于Bank0到Bank5的寄存器VPBD0到VPBD5之类的六个8位数据寄存器以及输入数据多路复用器(MUX)；图7图示了包括VPB数据寄存器存储体译码器的寄存器存储体译码器电路；图8图示了用于译码ic_pri_top信号以便产生寄存器存储体选择信号的地址译码器电路；图9图示了用于产生pnres、pstb和pwrite控制信号的VPB桥控制块电路；图10图示了VPB桥状态机图；和，图11图示了用于示出事件序列的流程图，所述事件出现时使用VPB桥来执行程序流。图1依照本专利技术第一实施例按照高级示了超大规模集成电路(very large scale integration，VLSI)外围总线桥(VPB桥)100。处理器180或微控制器被耦合到VPB桥100以及存储电路182，所述存储电路182采用随机存取存储器(RAM)或外部高数据存储器(high data memory，HDATA)的形式。放置在处理器内的是多个通用的特殊函数寄存器(GSFR)，所述特殊函数寄存器放置在通用的特殊函数寄存器(GSFR)块181内。在VPB桥上提供了第一多个输入端口用于接收输入信号，并且在VPB桥上提供了第二多个输出端口用于提供输出信号。表1图示了往返于VPB桥100所提供的输入和输出信号。如图1所图示，两个外围装置191和192被连接到32位外围数据输出总线pdo[31:0]152以及32位外围数据输入总线pdi[31:0]151。向第一外围装置191上的使能端口提供外围0选择信号psel0，并且向第二外围装置192上的使能端口提供外围1选择信号psel1。在表1中所列出的外围选择信号psel0到psel31用来有选择地启用和禁止外围装置191和192。在表1中总结了被提供往返于VPB桥100的输入和输出信号。 表1.被提供往返于VPB桥输入和输出信号尽管在表1中只列出了32个VPB外围装置选择信号，然而VPB桥并不只局限于32个外围装置选择信号，外围装置选择信号的数目与设计选择有关。图2图示了在图1中所示出的VPB桥100的低级图。VPB桥100能够把采用8位输出多路复用器(MUX)111、112、113和114形式的多个输出切换电路对接到32位外围数据输出总线pdo[31:0]，所述32位外围数据输出总线pdo[31:0]耦合到外围装置191和192以便向其提供32位输出信号。第一输出MUX 111提供了第一组8个数据输出位pdo[7:0]，第二输出MUX 112提供了第二组8个数据输出位pdo[15:8]，第三输出MUX 113提供了第三组8个数据输出位pdo[23:16]，并且第四输出MUX 114提供了第四组8个数据输出位pdo[31:24]。第一到第四组8位数据输出信号构成向32位外围装置提供的32位数据输出信号。同样，外围装置向外围数据输入总线上的桥100提供了32位输出信号pdi[31:0]。第一组8位输入信号pdi[7:0]被提供到第一输入MUX 131的输入端口，第二组8位输入信号pdi[15:8]被提供到第二输入MUX 132的输入端口，第三组8本文档来自技高网...

【技术保护点】
一种系统，包括：处理器（１８０）；多个寄存器存储体块（１２０，１２１，１２２，１２３，１２４，１２５）；和寄存器存储体块译码器电路（１４０），用于激活多个寄存器存储体块（１２０，１２１，１２２，１２３，１２４，１２５ ）中的当且仅当一个，所述寄存器存储体块译码器电路（１４０）对中断事件操作做出响应以便选择多个寄存器存储体块（１２０，１２１，１２２，１２３，１２４，１２５）之一来激活，其中不同的中断事件操作导致选择多个寄存器存储体块（１２０，１２１，１２２，１２３，１２４，１２５）中不同的寄存器存储体块。

【技术特征摘要】
【国外来华专利技术】US 2003-7-30 60/490,9511.一种系统，包括处理器(180)；多个寄存器存储体块(120，121，122，123，124，125)；和寄存器存储体块译码器电路(140)，用于激活多个寄存器存储体块(120，121，122，123，124，125)中的当且仅当一个，所述寄存器存储体块译码器电路(140)对中断事件操作做出响应以便选择多个寄存器存储体块(120，121，122，123，124，125)之一来激活，其中不同的中断事件操作导致选择多个寄存器存储体块(120，121，122，123，124，125)中不同的寄存器存储体块。2.如权利要求1所述的系统，包括存储电路(182)，用于存储第一程序数据并且用于存储与第二中断优先权相关联的第二程序数据，其中所述处理器(180)用于在执行所述第一程序流期间利用来自多个寄存器存储体块(120，121，122，123，124，125)的第一寄存器存储体块(120)，并且当出现由与所述第二程序流相关联的中断事件所产生的中断时，用于利用所述第二寄存器存储体块(121)来执行所述第二程序流，所述第二寄存器存储体块(121)与第一寄存器存储体块(120)不同并且逻辑上相互隔离。3.如权利要求2所述的系统，其中所述第二程序流具有高于所述第一程序流的中断优先权。4.如权利要求1所述的系统，包括输入数据总线(151)；和输入切换电路(131，132，133，134)，耦合到多个寄存器存储体块(120，121，122，123，124，125)且具有用于接收来自所述寄存器存储体块译码器电路(140)的寄存器存储体选择信号的选择输入端口，所述输入切换电路(131，132，133，134)用于根据所述寄存器存储体选择信号来激活多个寄存器存储体块(120，121，122，123，124，125)之一，所述多个寄存器存储体块(120，121，122，123，124，125)中所激活的那一个被耦合到所述输入数据总线(151)。5.如权利要求4所述的系统，其中所述输入切换电路(131，132，133，134)是多路复用电路。6.如权利要求4所述的系统，包括输出数据总线(152)；和，输出切换电路(111，112，113，114)，耦合到多个寄存器存储体块且具有用于接收来自所述寄存器存储体块译码器电路(140)的寄存器存储体选择信号的选择输入端口，所述输出切换电路(111，112，113，114)用于可切换地把多个寄存器存储体块(120，121，122，123，124，125)中所激活的那一个耦合到所述输出数据总线(152)。7.如权利要求6所述的系统，其中所述输出切换电路(111，112，113，114)是多路复用电路。8.如权利要求6所述的系统，包括电路(140a)，所述电路(140a)用于存储并获取从先前中断切换状态的寄存器存储体块选择信号而导出的存储体块选择数据，其中，当终止中断事件时，向所述输入切换电路(131，132，133，134)和输出切换电路(111，112，113，114)提供从所存储的存储体块选择数据而导出的先前中断寄存器存储体块选择信号。9.如权利要求8所述的系统，其中用于存储并获取寄存器存储体块选择信号的电路(140a)的状态是基于中断优先权的。10.如权利要求6所述的系统，其中所述寄存器存储体块选择信号是仅仅基于中断优先权的。11.如权利要求1所述的系统...

【专利技术属性】
技术研发人员：P什里瓦斯塔瓦，G古德赫，A坎，Z丁，C麦肯纳，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]