一种格密码加解密中的环多项式乘法器电路制造技术

本发明专利技术公开了一种格密码加解密中的环多项式乘法器电路，具有高并行度，在FPGA硬件实现时达到了减少时间周期以及高吞吐率的效果，并简化了控制单元。同时，结合具体参数可将其中一个多项式乘法的系数采用有符号数表示，可在FPGA中单个DSP模块同一时钟完成两次乘法，优化模约减，大大加快了格密码加解密效率，减少了资源的消耗。少了资源的消耗。少了资源的消耗。

【技术实现步骤摘要】
一种格密码加解密中的环多项式乘法器电路


[0001]本专利技术属于格密码硬件实现领域，特别涉及了一种环多项式乘法器电路。

技术介绍

[0002]量子计算机的产生，会对现有的密码体制造成很大的威胁，格密码是一类最有希望的能够抗量子攻击的后量子密码，而环多项式乘法是基于RLWE(Ring Learning With Errors)和MLWE(Module Learning With Errors)问题的格密码加密和解密操作中计算最为复杂，消耗资源与时间的最多操作，是影响格密码硬件实现性能的关键部分。在整数域上，给定两个多项式a(x),b(x)，形如：
[0003][0004][0005]将这样两个多项式直接相乘后得到多项式在这里的
[0006][0007]这种按常规方法去得到两个多项式相乘后的结果的方法又叫做Schoolbook多项式乘法(Schoolbook Polynomial Multiplication,SPM)。在基于RLWE和MLWE问题格密码中的数多为素数q为模的整数环域Z
q
，那么对整数环多项式a(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种格密码加解密中的环多项式乘法器电路，其特征在于：包括256个6比特移位寄存器、128个有符号双模乘单元、256个13比特寄存器和控制单元；所述控制单元输出控制信号Crl_S和地址信号addr_ab，所述控制信号Crl_S表示有符号双模乘单元中的符号标志位；将多项式b(x)的256个系数按照b
255
,b
254
,
…
,b0的顺序串行输入至所述256个6比特移位寄存器，在每个时钟周期将多项式b(x)的256个系数两两一组与当前时钟周期对应的多项式a(x)的一个系数a
i
以及控制信号Crl_S分别输入所述128个有符号双模乘单元进行计算，在下一时钟周期将移位后的多项式b(x)的256个系数两两一组与多项式a(x)的一个系数a
i+1
以及控制信号Crl_S分别输入所述128个有符号双模乘单元进行计算，i＝0,1,
…
,254；将每个有符号双模乘单元的计算结果在每个时钟周期进行累加并将累加结果存入所述256个13比特寄存器，并根据地址信号addr_ab读取所述256个13比特寄存器中的数据，串行输出多项式d(x)，完成格密码中的环多项式乘法。2.根据权利要求1所述格密码加解密中的环多项式乘法器电路，其特征在于：所述有符号双模乘单元包括两个模约减单元、两个异或运算器和一个乘法运算器；所述有符号双模乘单元的输入为多项式b(x)相邻两个系数b
j
和b
j+1
、多项式a(x)的一个系数a
i
以及符号标志位s
j
和s

【专利技术属性】
技术研发人员：刘伟强，张雨晴，姚衎，王成华，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：