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本发明公开了一种格密码加解密中的环多项式乘法器电路，具有高并行度，在FPGA硬件实现时达到了减少时间周期以及高吞吐率的效果，并简化了控制单元。同时，结合具体参数可将其中一个多项式乘法的系数采用有符号数表示，可在FPGA中单个DSP模块同一时...
该专利属于南京航空航天大学所有，仅供学习研究参考，未经过南京航空航天大学授权不得商用。

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