基于差错率调节发送器输出电压的系统和方法技术方案

根据本发明专利技术的一个实施例，系统（１０）包括控制逻辑（１２、７１、１０２、１０４）以及发送器（４４、５４、６４）。该发送器操作上耦合到控制逻辑并具有输出电压。控制逻辑基于与发送器相关联的差错率调节输出电压的大小。

【技术实现步骤摘要】

本专利技术涉及电压调节系统和方法，更具体地说，涉及。
技术介绍
通信一般包括发送数据的发送器和操作上耦合到该发送器以接收数据的接收器。在通信过程中消耗功率。降低功耗是所希望的，特别对于电池供电的设备。
技术实现思路
根据本专利技术的系统包括控制逻辑；以及发送器，操作上耦合到控制逻辑，所述发送器具有输出电压，其中控制逻辑基于与发送器相关的差错率调节输出电压的大小。根据本专利技术的方法包括确定与发送器相关的差错率；以及基于所述差错率对发送器的输出电压大小进行编程。附图说明为了详细地描述本专利技术的示范性实施例，现在将参考所附附图，其中图1显示了根据本专利技术一实施例的系统示意图；图2显示了根据本专利技术另一实施例的系统示意图；图3显示了一方法实施例；以及图4显示了另一方法实施例。具体实施例方式在以下描述中都使用了特定术语，并要求参照特定的系统部件。如本领域技术人员所知道的，计算机公司可以用不同的名称提到一个部件。本申请文件不想在名称不同但功能相同的部件之间进行区分。在以下讨论以及在权利要求中，术语“包括”和“包含”以开放式方式使用，并由此应解释为表示“包括，但不限于…”。同样，术语“耦合”用于表示间接或者直接电连接。由此，如果第一设备耦合到第二设备，则该连接可以通过直接电连接或通过经其它设备和连接的间接电连接。术语“系统”代表两个或更多个部件的连接，并例如可用于代表计算机系统或计算机子系统。现在参照图1，系统10显示为包括中央处理单元(CPU)12、一对电桥设备14和18、存储器16、只读存储器(ROM)20以及一个或多个外围设备22和24。电桥设备14和18包括北桥14和南桥18。北桥14耦合到CPU 12、存储器16以及南桥18，以在其间提供通信。南桥18耦合到ROM 20以及外围设备22和24。ROM 20存储基本输入/输出系统(BIOS)可执行代码。在系统初始化过程中由CPU 12执行BIOS，并拷贝到存储器16，用于从其中进一步执行。BIOS使CPU 12实现一个或多个功能，例如本文描述的功能。外围设备22和24可以是任意类型的外围设备。例如，外围设备可包括网络接口控制器(NIC)或调制解调器。根据本专利技术的至少一个实施例，各外围设备22和24通过外设部件互连(PCI)-Express总线与南桥18对接。在这种实施例中，各外围设备22和24是PCI-Express兼容的。南桥18包括各外围设备22和24的总线接口。外围设备22的接口包括发送器34和接收器36。这个接口还包括差错率值和发送器输出电压值的存储器。差错率值表示南桥18和外围设备22之间越过总线的传输差错的发生率。发送器输出电压值是指示相关发送器(即发送器34)的期望输出电压大小的值。在一些实施例中，发送器是差动发送器，并且输出电压大小是发送器的输出电压摆幅。基于差错率该输出电压摆幅是动态可编程的。存储器例如可包括上述各值的寄存器。在图1所示的实施例中，存储器包括可以存储并读取差错率值的第一寄存器30以及可以存储所希望的发送器输出电压摆幅值以对相关发送器的输出电压摆幅进行编程的第二寄存器32。发送器34向外围设备22内的接收器56输出数据。同样，南桥内的接收器36接收来自外围设备22内的发送器54的数据。外围设备22包括接到南桥18的总线接口。外围设备22内的接口包括发送器54、接收器56以及差错率值和发送器输出电压值的存储器。如图所示，存储器包括可以存储差错率值的第一寄存器50以及可以存储发送器输出电压值的第二寄存器52。在一些实施例中，系统10可以只包括单个外围设备22。然而，在其它实施例中，例如图1所示的实施例中，可以包括多个外围设备。如果耦合附加外围设备，则南桥18包括各外围设备的总线接口。例如，在图1所示的实施例中，南桥18包括外围设备24的总线接口。这种接口包括发送器44、接收器46以及差错率和发送器输出电压值的存储器。这种存储器包括可以存储差错率值的第一寄存器40和可以存储发送器输出电压值的第二寄存器42。外围设备24包括与外围设备22类似的总线接口。具体说来，外围设备24内的接口包括发送器64、接收器66以及如图所示可以分别存储差错率和发送器输出电压值的存储器(第一和第二寄存器60和62)。现在将描述图1内系统10的操作。以下讨论集中在南桥18内的发送器34的编程能力上，但这种讨论同样适用于发送器44、54和64等。发送器34是可编程的，并且更具体地说，发送器的输出电压摆幅的大小是可编程的。根据本专利技术的各种实施例，发送器34的输出电压摆幅的编程能力是基于与发送器34相关的差错率。与发送器34相关的差错率可以根据任何适当技术确定或者以其它方式测量。例如，可以计算循环冗余校验(CRC)位，并用于检测传输差错。在预定或可编程时间间隔内计算错误数量，导出差错率。周期性确定发送器34的差错率(例如，每秒钟一次、每分钟一次等)，并且与所确定的差错率相关的值存储在寄存器30内。通过检查寄存器30内存储的差错率值，系统10可以周期性地确认发送器34的差错率状态。控制逻辑周期性监测寄存器30以确认差错率值，并基于差错率相应地调节发送器34的发送器输出电压摆幅。在图1的实施例中，控制逻辑包括执行来自BIOS ROM 20的BIOS的CPU 12。控制逻辑(执行BIOS代码的CPU 12)从寄存器30中读取差错率值，并将该差错率值与一个或多个阈值相比较。如果差错率值超过第一阈值，则控制逻辑对第二寄存器32进行编程，以具有一个使发送器34以更高的输出电压摆幅工作的发送器输出电压值。第一阈值设为这样的等级超过它，就确定发送器34的差错率是不可接受的。阈值可以是固定的或者可编程的。可以通过增大发送器的输出电压摆幅来减小差错率，这是控制逻辑通过可编程寄存器32做到的。在一些实施例中，可以提供一对阈值，第一阈值和第二阈值。第一阈值大于第二阈值。第一阈值表示这样一个差错率等级超过它就认为差错率过大。如果需要，则使用第二阈值(其低于第一阈值)，以产生滞后现象。因此，如果相关差错率超过第一阈值，则增大发送器的输出电压摆幅。如果差错率低于第二阈值，则减小输出电压摆幅。通过能够使发送器电压摆幅减小，可以节约系统功率，这通常对电池供电系统特别有益。此外，对于给定的期望差错率，本申请所描述的技术能够将发送器输出电压摆幅设定到相当低的等级，但仍然足以获得期望差错率的等级。控制逻辑可以相对于其它发送器44、54以及64实现与上述功能相同的功能。在某些实施例中，控制逻辑以希望方式彼此独立地分别对四个发送器进行编程。图1的控制逻辑(执行BIOS代码的CPU 12)可在系统初始化过程中并在运行时间期间周期性地实现上述功能。在运行时间期间，控制逻辑可以在预定时间间隔，例如每秒一次、每分钟一次、十分钟一次等，调节各种发送器的输出电压摆幅。该时间间隔是可编程的。图2显示与图1系统类似的系统100。然而在图2中，除各种发送器34、44、接收器36、46以及可编程寄存器30、32、40、42以外，南桥18还包括控制逻辑71。同样地，控制逻辑71嵌入在南桥18内。类似地，外围设备22和24分别包括控制逻辑。外围设备22内包括控制逻辑102，并且外围设备24内包括控制逻辑104。归因于图1的控制逻辑(本文档来自技高网...

【技术保护点】
一种系统（１０），包括：控制逻辑（１２、７１、１０２、１０４）；以及发送器（４４、５４、６４），操作上耦合到所述控制逻辑，所述发送器具有输出电压；其中所述控制逻辑基于与所述发送器相关的差错率调节所述输出电压的大小。

【技术特征摘要】
US 2005-4-13 11/1052781.一种系统(10)，包括控制逻辑(12、71、102、104)；以及发送器(44、54、64)，操作上耦合到所述控制逻辑，所述发送器具有输出电压；其中所述控制逻辑基于与所述发送器相关的差错率调节所述输出电压的大小。2.如权利要求1所述的系统，还包括其中写入所述差错率的寄存器(30、50、60)，并且其中所述控制逻辑使用来自第一寄存器的差错率调节所述大小。3.如权利要求1所述的系统，还包括寄存器(32、52、62)，所述控制逻辑将值写入所述寄存器(32、52、62)，以调节所述大小。4.如权利要求1所述的系统，其中所述控制逻辑在所述系统的运行时间期间多次调节所述大小。5.如权利要求1所述的系统，其中所述控制逻...

【专利技术属性】
技术研发人员：BD赖德，AN亚历延德罗，M戈夫，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[美国]