一种数据缓存电路、显示面板及显示装置制造方法及图纸

本申请公开了一种数据缓存电路、显示面板及显示装置，用以简化数据缓存电路结构，减小数据缓存电路的功耗及面积。数据缓存电路包括环形信号计数器，开关模块和第一锁存模块；环形信号计数器的输出端与开关模块的控制端连接；开关模块的输出端与第一锁存模块的控制端连接；环形信号计数器用于输入数据传输启动信号和时钟信号生成并输出计数控制信号；开关模块的时钟信号端用于输入时钟信号，开关模块用于根据输入的计数控制信号和时钟信号生成并输出数据缓存控制信号；第一锁存模块的数据信号输入端用于输入数据信号；第一锁存模块用于根据第一锁存模块的控制端输入的数据缓存控制信号对数据信号进行锁存；第一锁存模块的输出端用于输出数据信号。出端用于输出数据信号。出端用于输出数据信号。

【技术实现步骤摘要】
一种数据缓存电路、显示面板及显示装置


[0001]本申请涉及显示
，尤其涉及一种数据缓存电路、显示面板及显示装置。

技术介绍

[0002]显示产品驱动电路中的数据缓存电路将经过串并转换模块发送的数据信号进行缓存与输出。由于串并转换模块传来的数据具有不同的数据格式，现有技术中的数据缓存电路需要设计不同的控制信号来控制不同格式下的数据进行缓存，现有技术的方案通过设计模值不同的计数器，如图1所示，计数器包括模6计数器和模8计数器，计数器的输入端输入数据计数启动信号EN以及时钟信号CLK1、CLK2，其中，模6计数器输出端与包括12个开关(switch)的开关阵列连接，模6计数器用于对3bit模式数据进行计数以控制开关阵列产生数据缓存控制信号，模8计数器的输出端与包括8个switch的开关阵列连接，模8计数器用于对4bit模式数据进行计数以控制开关阵列产生数据缓存控制信号，8个switch的开关阵列还与1bit模式数据的时钟信号端连接，用于产生1bit模式数据的数据缓存控制信号。并且，开关阵列的输出端与12个六选一锁存器连接，在不同数据格式的数据缓存控制信号的控制下，对不同格式下的数据进行缓存。因此，现有技术的数据缓存电路的电路结构需要加入大量的组合逻辑器件，占用较大的版图面积，且功耗较高。
[0003]综上，现有技术提供的数据缓存电路的控制信号产生复杂，电路结构复杂，电路的面积大以及电路功耗高。

技术实现思路

[0004]本申请实施例提供了一种数据缓存电路、显示面板及显示装置，用以简化数据缓存电路结构，减小数据缓存电路的功耗及面积。
[0005]本申请实施例提供的一种数据缓存电路，所述数据缓存电路包括：环形信号计数器，多个开关模块，以及多个第一锁存模块；
[0006]所述环形信号计数器的输出端与所述开关模块的控制端连接；
[0007]一个所述开关模块的输出端与一个或多个所述第一锁存模块的控制端连接；
[0008]所述环形信号计数器用于输入数据传输启动信号和时钟信号，并生成并输出计数控制信号；
[0009]所述开关模块的时钟信号端用于输入所述时钟信号，所述开关模块用于根据所述开关模块的控制端输入的所述计数控制信号以及所述时钟信号生成并输出数据缓存控制信号；
[0010]所述第一锁存模块的数据信号输入端用于输入与数据格式对应的数据信号；所述第一锁存模块用于根据所述第一锁存模块的控制端输入的所述数据缓存控制信号对所述数据信号进行锁存；所述第一锁存模块的输出端用于输出所述数据信号。
[0011]本申请实施例提供的数据缓存电路，由于利用环形信号计数器对不同数据格式的数据进行计数，因此，在数据传递的过程中，只需要一组计数控制信号控制开关模块即可完
成复杂的数据传输，无需针对不同数据格式的数据设计产生不同控制信号的电路，在简化了计数控制信号的同时，也简化了电路结构，减小了电路的面积和功耗。
[0012]可选地，所述环形信号计数器包括：启动模块和多个级联的第二锁存模块；
[0013]所述启动模块用于根据输入的所述数据传输启动信号生成并输出计数启动信号；
[0014]所述第二锁存模块的输入端与所述启动模块的输出端或上一级所述第二锁存模块的输出端连接；
[0015]所述第二锁存模块的输出端与至少一个所述开关模块的控制端连接，并且最后一级所述第二锁存模块的输出端与所述启动模块的输入端连接；
[0016]多个级联的所述第二锁存模块的控制端用于输入所述时钟信号；
[0017]第一级所述第二锁存模块用于：根据所述计数启动信号和所述时钟信号，通过所述第一级所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号；除所述第一级所述第二锁存模块之外的所述第二锁存模块用于：根据上一级所述第二锁存模块输出的所述计数控制信号和所述时钟信号，通过所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号。
[0018]可选地，所述启动模块包括：第一或门；所述第一或门的第一输入端用于输入所述数据传输启动信号，所述第一或门的输出端用于输出计数启动信号，所述第一或门的第二输入端与最后一级所述第二锁存模块的输出端连接；
[0019]所述第二锁存模块包括：第一传输门，第二传输门，第一与非门，以及第一非门；
[0020]所述第一传输门的输入端与所述第一或门的输出端连接或者与上一级所述第二锁存模块的输出端连接，所述第一传输门的第一控制端和所述第二传输门的第一控制端用于输入所述时钟信号，所述第一传输门的第二控制端和所述第二传输门的第二控制端用于输入所述时钟信号的反向信号；
[0021]所述第一传输门的输出端与所述第一与非门的第二输入端连接；
[0022]所述第二传输门的输入端与所述第一非门的输出端连接，所述第二传输门的输出端与所述第一与非门的第二输入端连；
[0023]所述第一与非门的第一输入端用于输入复位信号，所述第一与非门的输出端与所述第一非门的输入端连接，且所述第一与非门通过所述第一与非门的输出端选择输出所述计数控制信号或持续低电平信号。
[0024]可选地，所述开关模块包括：第三传输门，第四非门，第五非门，第六非门，以及第一晶体管；
[0025]所述第三传输门的输入端用于输入所述时钟信号，所述第三传输门的第一控制端与所述第四非门的输出端连接，所述第三传输门的第二控制端与所述第四非门的输入端连接，所述第三传输门的输出端与所述第五非门的输入端连接；
[0026]所述第四非门的输入端与所述第二锁存模块的输出端连接；
[0027]所述第五非门的输出端与所述第六非门的输入端连接；
[0028]所述第一晶体管的控制极与所述第四非门的输出端连接，所述第一晶体管的第一极与所述第五非门的输入端连接，所述第一晶体管的第二极接地；
[0029]所述第六非门的输出端与所述第一锁存模块的控制端连接，所述第六非门用于通过所述第六非门的输出端选择输出所述时钟信号或持续低电平信号。
[0030]可选地，所述开关模块的数量与所述第二锁存模块的数量相等；所述第二锁存模块的输出端与一个所述开关模块的控制端连接。
[0031]这样，开关模块设置的数量最少，并且由于每一开关模块与多个第一锁存模块连接，因此第一锁存模块设置的数量也最少，从而可以最大限度的减少数据缓存电路中逻辑器件的数量、减小数据缓存电路所占面积和功耗。
[0032]可选地，每一个所述开关模块的输出端与三个所述第一锁存模块的控制端连接。
[0033]可选地，所述第一锁存模块包括：N选1数据选择模块，以及第一逻辑组合模块；
[0034]所述N选1数据选择模块包括：N个第一与门，N个第四传输门，以及N个第七非门；
[0035]所述第一逻辑组合模块包括：第二与非门，第八非门，第九非门，第五传输门，以及第二或门；
[0036]所述第一与门的第一输入端输入数据指示信号；所述第一与门的第二输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据缓存电路，其特征在于，所述数据缓存电路包括：环形信号计数器，多个开关模块，以及多个第一锁存模块；所述环形信号计数器的输出端与所述开关模块的控制端连接；一个所述开关模块的输出端与一个或多个所述第一锁存模块的控制端连接；所述环形信号计数器用于输入数据传输启动信号和时钟信号，生成并输出计数控制信号；所述开关模块的时钟信号端用于输入所述时钟信号，所述开关模块用于根据所述开关模块的控制端输入的所述计数控制信号以及所述时钟信号生成并输出数据缓存控制信号；所述第一锁存模块的数据信号输入端用于输入与数据格式对应的数据信号；所述第一锁存模块用于根据所述第一锁存模块的控制端输入的所述数据缓存控制信号对所述数据信号进行锁存；所述第一锁存模块的输出端用于输出所述数据信号。2.根据权利要求1所述的数据缓存电路，其特征在于，所述环形信号计数器包括：启动模块和多个级联的第二锁存模块；所述启动模块用于根据输入的所述数据传输启动信号生成并输出计数启动信号；所述第二锁存模块的输入端与所述启动模块的输出端或上一级所述第二锁存模块的输出端连接；所述第二锁存模块的输出端与至少一个所述开关模块的控制端连接，并且最后一级所述第二锁存模块的输出端与所述启动模块的输入端连接；多个级联的所述第二锁存模块的控制端用于输入所述时钟信号；第一级所述第二锁存模块用于：根据所述计数启动信号和所述时钟信号，通过所述第一级所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号；除所述第一级所述第二锁存模块之外的所述第二锁存模块用于：根据上一级所述第二锁存模块输出的所述计数控制信号和所述时钟信号，通过所述第二锁存模块的输出端选择输出所述计数控制信号或持续低电平信号。3.根据权利要求2所述的数据缓存电路，其特征在于，所述启动模块包括：第一或门；所述第一或门的第一输入端用于输入所述数据传输启动信号，所述第一或门的输出端用于输出计数启动信号，所述第一或门的第二输入端与最后一级所述第二锁存模块的输出端连接；所述第二锁存模块包括：第一传输门，第二传输门，第一与非门，以及第一非门；所述第一传输门的输入端与所述第一或门的输出端连接或者与上一级所述第二锁存模块的输出端连接，所述第一传输门的第一控制端和所述第二传输门的第一控制端用于输入所述时钟信号，所述第一传输门的第二控制端和所述第二传输门的第二控制端用于输入所述时钟信号的反向信号；所述第一传输门的输出端与所述第一与非门的第二输入端连接；所述第二传输门的输入端与所述第一非门的输出端连接，所述第二传输门的输出端与所述第一与非门的第二输入端连；所述第一与非门的第一输入端用于输入复位信号，所述第一与非门的输出端与所述第一非门的输入端连接，且所述第一与非门通过所述第一与非门的输出端选择输出所述计数控制信号或持续低电平信号。
4.根据权利要求2所述的数据缓存电路，其特征在于，所述开关模块包括：第三传输门，第四非门，第五非门，第六非门...

【专利技术属性】
技术研发人员：兰荣华，张俊瑞，朱学辉，王志东，周丽佳，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：