可重构数字信号处理器制造技术

本发明专利技术公开了一种可重构数字信号处理器（ＤＳＰ），器件内部的硬件资源可根据不同的应用需求进行结构重组，从而能够实现多种形式的滤波运算。本发明专利技术兼具了传统专用集成电路（ＡＳＩＣ）与通用数字信号处理器的优点。它具有超大规模专用器件的运算能力，而且能适应快速傅立叶变换（ＦＦＴ）、快速傅立叶逆变换（ＩＦＦＴ）、ＦＩＲ脉组处理、相关处理等不同的数字信号实时处理场合，同时使用简单，价格低廉。

【技术实现步骤摘要】

本专利技术公开了一种用于快速傅立叶变换(FFT)、快速傅立叶逆变换(IFFT)、FIR脉组处理、相关处理等数字信号实时处理的可重构数字信号处理器(DSP)。
技术介绍
20世纪60年代以来，随着计算技术和信息技术的迅速发展，数字信号处理作为一个独立学科迅速发展并在诸多领域得到广泛应用。随着大规模集成电路技术和半导体技术的快速发展以及各种实时处理需求的不断提高，数字信号处理能力也以指数级的速度飞速提升，并在科研、军事以及民用等领域发挥着越来越重要的作用，数字信号处理器件已成为支撑这些领域高速发展的重要条件。在数字信号实时处理中，快速傅立叶变换(FFT)、快速傅立叶逆变换(IFFT)、FIR脉组处理、相关处理等滤波运算的应用最为广泛。硬件的实现方式目前主要有基于通用数字信号处理器、基于现场可编程门阵列(FPGA)/大规模可编程逻辑器件(CPLD)和基于专用集成电路(ASIC)三种。一方面，三种器件各有局限，通用数字信号处理器的优势在于编程的灵活性和普适性，但其运算能力有限。大容量的FPGA/CPLD内部硬件资源较多，但需要针对具体应用单独开发固件逻辑，人力成本高，且大容量FPGA/CPLD价格昂贵。传统的专用集成电路架构与硬线连接固定，功能较单一，其应用范围大受局限。另一方面，数字信号处理的技术要求却在不断提高，随着宽带运用场合不断扩大、阵列处理的数目不断增大、合作及非合作数目目标处理涉及的运算量不断加大，对信号处理的速度在不断加码。如复数1024点FFT运算速度要求在100MHz以上，有些场合需要为500MHz以上。上述三种器件在功能、价格、适应性、易用性上越来越难满足数字信号实时处理的要求。
技术实现思路
本专利技术所要解决的技术问题是提供一种应用于数字信号实时处理的可重构数字信号处理器，它具有专用大规模集成电路的运算能力，而且能适应快速傅立叶变换(FFT)、快速傅立叶逆变换(IFFT)、FIR脉组处理、相关处理等不同的数字信号实时处理场合，同时使用简单，价格低廉。本专利技术所采取的技术方案是可重构数字信号处理器内部的硬件架构和硬件连线可通过配置控制字进行结构重组，从而实现快速傅立叶变换(FFT)/快速傅立叶逆变换(IFFT)、FIR脉组及相关处理等多种形式的滤波运算。主体架构包括输入单元、输出单元、数据交换单元和4个基本单元，其基本单元中包含160个实数浮点乘法累加器，而且它们平均分布于4个基本单元中。硬件的组织形式可以通过配置控制字重组通过控制字和控制信号的配置，可以改变所述160个实数浮点乘法累加器以及数据交换单元的组织形式，使之选择不同的工作模式，以适应三种不同的运算任务FFT/IFFT、FIR脉组处理、相关运算。硬件调度方案采取集中式与分布式相结合的两级调度方法即控制字先由全局模块进行一级译码，再由各基本单元进行二级译码。总体架构采用两级控制架构，全局控制模块用于协调4个基本单元，每个基本单元内部有其自身的本地控制逻辑。介于4个基本单元之间的数据交换单元负责把每个基本单元中的数据按照不同的控制要求送入其他3个基本单元。输入单元接收控制字、对控制字进行一级译码、分配控制字到各单元。控制字与系数入口1复用同一个端口，控制字接收模块接收控制字，然后送入一级译码模块译码，一方面产生全局控制信号用于产生片内时序、为系数和数据提供同步，另一方面通过控制字分配模块分别向片内其他单元发射。系数同步模块对系数入口1与系数入口2进行同步。数据同步模块对数据入口1和数据入口2进行同步。数据交换单元是一组多输入、多输出的开关组合，在4个基本单元之间交换数据。输出单元对各个基本单元的运算结果进行排序，并且按照不同的格式输出。基本单元输出结果排序模块在FFT/IFFT和FIR脉组处理时将基本单元的输出按照频道顺序排列；当工作于相关处理运算模式时将来自各个基本单元的、按帧输出的数据调整为与输入数据率相同的连续数据流。求模模块完成实部/虚部的输出格式到模值/相角的输出格式的转换。取对数模块将输入的模值转换为对数表示。浮点/定点转换模块可以将实部/虚部模块的或者求模模块的输出由浮点格式转换为定点格式。指数归一化模块通过对尾数作相应移位将浮点格式的运算结果的指数统一为固定值。上述4种格式转换模块分别有两套，每个输出端口对应一套，保证两个输出端口可以独立地以任意一种格式输出。基本单元中，数据存储器包括8个512×40的双端口RAM，用于运算数据的输入缓存、运算中间结果暂存和运算结果输出缓存。数据缓存可以同时把数据加到每个复数乘法累加器和复数乘法累加器子阵。系数存储器包括10个256×32的双端口RAM，用于存储相关处理和FIR滤波器系数以及FFT运算时的加权系数。FFT迭代运算的系数是一个固定的、以专用逻辑实现的一个表。每个复数乘法累加器对应4个实数浮点乘法累加器，每个复数乘法累加器子阵包括16个实数浮点乘法累加器，相当于4个复数乘法累加器。两个复数乘法累加器子阵和复数乘法累加器按照不同的方式搭配组合，用于完成不同的运算。实数浮点乘法累加器的结构分为5个部分定点乘法部分、截位部分、指数调整部分、定点加法部分、指数判断部分。在三种滤波运算时采取相应的组织形式为做FFT/IFFT运算时，复数乘法累加子阵A和复数乘法累加子阵B分别作为基8算法的一个迭代运算的节点，子阵中的4个复数乘法累加器用于完成一级基8迭代运算。子阵前面的那个复数乘法累加器A及复数乘法累加器B作为加窗运算器，对数据进行加窗处理。加窗之后的数据进入复数乘法累加子阵进行一级基8迭代运算。每一级迭代运算的输出首先导入数据缓存，然后再通过数据交换单元送到相应的另外一个复数乘法累加子阵，以进行下一级迭代运算。在做FIR脉组处理时，基本单元内部的2个复数乘法累加器模块和2个复数乘法累加器子阵模块中的乘法累加器并联使用，每个复数乘法累加器对应FIR脉组的一个频道。共轭运算时对应2个频道。做相关运算时，复数乘法累加器和复数乘法累加器子阵串联使用，相当于串联10个复数乘法累加器，此时基本单元内部的乘法累加器被构造成级联的形式。所采用的硬件调度方案是通过控制字和控制信号对硬件资源的调度采用全局控制和基本单元内本地控制相结合的两级调度模式，控制字与控制信号首先进入全局控制模块进行一级译码与控制字分配。在这个模块内，首先接收控制字，然后根据控制字产生一些全局控制信号。这些全局控制包括协调4个基本单元的动作，决定运算结果的输出格式，对片内主时钟的设置。全局控制模块的第二个作用，是向各基本单元的本地控制模块发射控制信息。这些被发射的信息包括工作模式、工作模式的子类型、运算点数、频道数目、处理通道的数目。各基本单元内的本地控制模块在收到全局控制模块发射的信息之后，对这些信息进行二级译码，将其转换为硬件调度控制信号的细节。本专利技术具有显著的技术进步和积极效果本专利技术兼具了传统专用集成电路与通用数字信号处理器的优点。高速处理能力本专利技术采用可重构专用数字信号处理器方案，片内含有大量硬件资源，浮点乘法累加器多达160个，在处理能力上与传统专用集成电路相比犹有过之。由于器件内部算法全部用硬件实现，因而具有通用数字信号处理器芯片所无法比拟的高速运算性能。器件内部运算格式为浮点，单片完成快速傅立叶变换(FFT)本文档来自技高网...

【技术保护点】
可重构数字信号处理器，其特征在于：器件内部的硬件架构和硬件连线可通过配置控制字进行结构重组，从而实现快速傅立叶变换／快速傅立叶逆变换、ＦＩＲ脉组及相关处理等多种形式的滤波运算。

【技术特征摘要】
1.可重构数字信号处理器，其特征在于器件内部的硬件架构和硬件连线可通过配置控制字进行结构重组，从而实现快速傅立叶变换/快速傅立叶逆变换、FIR脉组及相关处理等多种形式的滤波运算。2.如权利要求1所述的可重构数字信号处理器，其特征在于主体架构包括输入单元、输出单元、数据交换单元和4个基本单元，其基本单元中包含160个实数浮点乘法累加器，而且它们平均分布于4个基本单元中；硬件的组织形式可以通过配置控制字重组通过控制字和控制信号的配置，可以改变所述160个实数浮点乘法累加器以及数据交换单元的组织形式，使之选择不同的工作模式，以适应三种不同的运算任务FFT/IFFT、FIR脉组处理、相关运算；硬件调度方案采取集中式与分布式相结合的两级调度方法即控制字先由全局模块进行一级译码，再由各基本单元进行二级译码。3.如权利要求1或2所述的可重构数字信号处理器，其特征在于总体架构采用两级控制架构，全局控制模块用于协调4个基本单元，每个基本单元内部有其自身的本地控制逻辑。介于4个基本单元之间的数据交换单元负责把每个基本单元中的数据按照不同的控制要求送入其他3个基本单元；输入单元接收控制字、对控制字进行一级译码、分配控制字到各单元控制字与系数入口1复用同一个端口，控制字接收模块接收控制字，然后送入一级译码模块译码，一方面产生全局控制信号用于产生片内时序、为系数和数据提供同步，另一方面通过控制字分配模块分别向片内其他单元发射，系数同步模块对系数入口1与系数入口2进行同步，数据同步模块对数据入口1和数据入口2进行同步；数据交换单元是一组多输入、多输出的开关组合，在4个基本单元之间交换数据；输出单元对各个基本单元的运算结果进行排序，并且按照不同的格式输出基本单元输出结果排序模块在工作于FFT/IFFT和FIR脉组处理模式时将基本单元的输出按照频道顺序排列，当工作于相关处理模式时将来自各个基本单元的、按帧输出的数据调整为与输入数据率相同的连续数据流，求模模块完成实部/虚部的输出格式到模值/相角的输出格式的转换，取对数模块将输入的模值转换为对数表示，浮点/定点转换模块可以将实部/虚部模块的或者求模模块的输出由浮点格式转换为定点格式，指数归一化模块通过对尾数作相应移位将浮点格式的运算结果的指数统一为固定值，上述4种格式转换模块分别有两套，每个输出端口对应一套，保证两个输出端口可以独立地以任意一种格式输出；基本单元中，数...

【专利技术属性】
技术研发人员：洪一，郭二辉，赵斌，洪灏，彭勇俊，陈风波，
申请(专利权)人：中国电子科技集团公司第三十八研究所，
类型：发明
国别省市：34[中国|安徽]