基于延时自锁定的噪声抑制高压电平移位电路制造技术

本发明专利技术提出了一种基于噪声信号延时叠加的自锁定噪声抑制电路，通过合理设置噪声信号的锁定脉冲宽度，能够有效的抑制噪声信号的传播路径，同时不影响正常工作信号的传播；且其电路结构与所用模块简单、占用面积小，具有较高的可靠性与应用价值。

【技术实现步骤摘要】
基于延时自锁定的噪声抑制高压电平移位电路
本专利技术涉及噪声抑制高压电平移位电路，尤其涉及基于延时自锁定的噪声抑制高压电平移位电路。
技术介绍
高压电平移位电路主要用于开启高侧的MOSFET或者IGBT功率晶体管，是中低压逻辑信号到高压信号转换的关键电路。为了实现对高侧功率晶体管正确的开启与关闭，需要将其栅电压Vgs电平范围变换到高压电源VB与浮动地VS之间，以确保栅源电压差大于功率晶体管的开启阈值电压。对于传统的窄脉冲触发电平移位电路(如图1)，浮动地VS会在0V到高电压之间浮动，进而在电路中产生dV/dt噪声。较大的dV/dt噪声可以通过两个LDMOS功率晶体管的漏极寄生电容产生位移电流，该电流能够在串联电阻R1与R2上引起电压降，进而在A与B节点产生误触发信号。图2为典型的噪声信号传播示意图，对于在A与B节点产生的理想共模噪声信号，只要噪声幅度足够大，均能够通过滤波电路到达触发器。共模噪声信号同时到达RS触发器，将会使触发器处于不确定的工作状态，进而引起输出错误。对于含有显著差模分量的噪声信号，滤波电路一般能够滤除脉宽相对较小的噪声，但另一路噪声在穿过滤波电路后往往可以直接引起触发器状态发生改变，进而导致输出状态错误。dV/dt噪声的存在严重威胁高压电平移位电路的可靠性，错误的触发一般能够引起功率晶体管发生上下直通，严重的可能烧毁器件。为了抑制噪声信号对电路的影响，研究人员相继提出了多种电路结构，如旁路电容共模噪声抑制电路、栅源短接LDMOS功率晶体管与PMOS组成的噪声互锁电路、或者多个差分放大器组成的噪声抑制电路等。对于旁路电容共模噪声抑制电路，一般需要高压电容工艺，其技术门槛较高，实现较为困难。对于使用栅源短接LDMOS功率晶体管与PMOS组成的噪声互锁电路，其多余的LDMOS晶体管将占用大量的版图面积，大大增大了产品成本。此外，使用多个差分放大器的噪声抑制电路，同样面临电路的匹配与高压稳定性的问题，具体应用起来也存在一定风险。
技术实现思路
本专利技术提供的基于延时自锁定的噪声抑制高压电平移位电路，以解决现有技术中存在的问题，能够有效的抑制噪声信号的传播路径，同时不影响正常工作信号的传播。为解决上述技术问题，本专利技术提供的技术方案为：本专利技术提供的基于延时自锁定的噪声抑制高压电平移位电路，包括输入端口、电平位移电路、电压钳位电路、滤波电路、延时自锁定电路、RS触发器、驱动电路、输出端口和高压偏置端口；所述输入端口包括第一输入端口和第二输入端口；所述电平位移电路包括第一LDMOS晶体管、第二LDMOS晶体管；所述电压钳位电路包括第一钳位电路和第二钳位电路；所述第一输入端口连接所述第一LDMOS晶体管的栅极；所述第一LDMOS晶体管的源极接地，所述第一LDMOS晶体管的漏极通过所述第一钳位电路与所述高压偏置端口连接；所述第二输入端口连接所述第二LDMOS晶体管的栅极；所述第二LDMOS晶体管的源极接地，所述第二LDMOS晶体管的漏极通过所述第二钳位电路与所述高压偏置端口连接；所述滤波电路包括第一滤波电路和第二滤波电路；所述第一LDMOS晶体管的漏极连接所述第一滤波电路的输入端；所述第二LDMOS晶体管的漏极连接所述第二滤波电路的输入端；所述延时自锁定电路包括第一输入端、第二输入端、第一输出端和第二输出端；所述第一滤波电路的输出端与所述第一输入端连接；所述第二滤波电路的输出端与所述第二输入端连接；所述第一输出端连接所述RS触发器的置位端；所述第二输出端连接所述RS触发器的复位端；所述RS触发器的输出端与所述驱动电路的输入端连接；所述驱动电路连接所述输出端口。本专利技术提供的基于延时自锁定的噪声抑制高压电平移位电路，优选地，所述第一电压钳位电路包括第一电阻和若干第一齐纳二极管；全部所述第一齐纳二极管同向串联，并与所述第一电阻并联；所述第一电阻与所述第一齐纳二极管阳极的连接点构成所述第一电压钳位电路的输入端；所述第一电阻与所述第一齐纳二极管阴极的连接点构成所述第一电压钳位电路的输出端；所述第一LDMOS晶体管的漏极与所述第一电压钳位电路的输入端连接；所述高压偏置端口与所述第一电压钳位电路的输出端连接；所述第二电压钳位电路包括第二电阻和若干第二齐纳二极管；全部所述第二齐纳二极管同向串联，并与所述第二电阻并联；所述第二电阻与所述第二齐纳二极管阳极的连接点构成所述第二电压钳位电路的输入端；所述第二电阻与所述第二齐纳二极管阴极的连接点构成所述第二电压钳位电路的输出端；所述第二LDMOS晶体管的漏极与所述第二电压钳位电路的输入端连接；所述高压偏置端口与所述第二电压钳位电路的输出端连接。本专利技术提供的基于延时自锁定的噪声抑制高压电平移位电路，优选地，还包括高压浮动地端口；所述延时自锁定电路包括第一三态门、第二三态门、第三电阻、第四电阻、第一反相器、第二反相器、或门、延时电路和与门；所述或门的连接输入端分别与所述第一LDMOS晶体管的漏极、所述第二LDMOS晶体管的漏极连接；所述或门的输出端与所述延时电路的输入端连接；所述与门的两个输入端分别与所述或门的输出端、所述延时电路的输出端连接；所述与门的输出端连接所述第一三态门的选通端口、所述第二三态门的选通端口连接；所述第一三态门输入端为第一输入端；所述第二三态门的输入端为第二输入端；所述第一三态门的输出端与所述第一反相器的输入端连接；所述第二三态门的输出端与所述第二反相器的输入端连接；所述第一反相器的输出端为第一输出端；所述第二反相器的输出端为第二输出端；所述第一三态门的输出端通过第三电阻连接所述高压浮动地端口；所述第二三态门的输出端通过第四电阻连接所述高压浮动地端口。本专利技术提供的基于延时自锁定的噪声抑制高压电平移位电路，优选地，所述第一三态门与所述第二三态门均由同一种三态门构成；所述三态门包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、选通端口、输入端口和输出端口；所述第一PMOS晶体管的源极连接所述高压偏置端口；所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；所述第二PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接；所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极连接；所述第二NMOS晶体管的源极连接所述高压浮动地端口；所述输入端口连接所述第一PMOS晶体管、所述第二NMOS晶体管的栅极；所述选通端口通过反相器与所述第二PMOS晶体管的栅极连接；所述选通端口与所述第一NMOS晶体管的源极连接；所述输出端口与所述第二PMOS晶体管的漏极连接。本专利技术提供的基于延时自锁定的噪声抑制高压电平移位电路，优选地，所述第一滤波电路、所述第二滤波电路、所述或门、所述与门、所述延时电路、所述第一反相器、所述第二反相器及所述驱动电路的全部电源端连接所述高压偏置端口；所述第一滤波电路、所述第二滤波电路、所述或门、所述与门、所述延时电路、所述第一反相器、所述第二反相器及所述驱动电路的全部底端连接所述高压浮动地端口。本专利技术具有如下优点：本专利技术提出了一种基于噪声信号延时叠加的自锁定噪声抑制电路，本文档来自技高网...

【技术保护点】
1.一种基于延时自锁定的噪声抑制高压电平移位电路，其特征在于，包括输入端口、电平位移电路、电压钳位电路、滤波电路、延时自锁定电路、RS触发器、驱动电路、输出端口和高压偏置端口；所述输入端口包括第一输入端口和第二输入端口；所述电平位移电路包括第一LDMOS晶体管、第二LDMOS晶体管；所述电压钳位电路包括第一钳位电路和第二钳位电路；所述第一输入端口连接所述第一LDMOS晶体管的栅极；所述第一LDMOS晶体管的源极接地，所述第一LDMOS晶体管的漏极通过所述第一钳位电路与所述高压偏置端口连接；所述第二输入端口连接所述第二LDMOS晶体管的栅极；所述第二LDMOS晶体管的源极接地，所述第二LDMOS晶体管的漏极通过所述第二钳位电路与所述高压偏置端口连接；所述滤波电路包括第一滤波电路和第二滤波电路；所述第一LDMOS晶体管的漏极连接所述第一滤波电路的输入端；所述第二LDMOS晶体管的漏极连接所述第二滤波电路的输入端；所述延时自锁定电路包括第一输入端、第二输入端、第一输出端和第二输出端；所述第一滤波电路的输出端与所述第一输入端连接；所述第二滤波电路的输出端与所述第二输入端连接；所述第一输出端连接所述RS触发器的置位端；所述第二输出端连接所述RS触发器的复位端；所述RS触发器的输出端与所述驱动电路的输入端连接；所述驱动电路连接所述输出端口。/n...

【技术特征摘要】
1.一种基于延时自锁定的噪声抑制高压电平移位电路，其特征在于，包括输入端口、电平位移电路、电压钳位电路、滤波电路、延时自锁定电路、RS触发器、驱动电路、输出端口和高压偏置端口；所述输入端口包括第一输入端口和第二输入端口；所述电平位移电路包括第一LDMOS晶体管、第二LDMOS晶体管；所述电压钳位电路包括第一钳位电路和第二钳位电路；所述第一输入端口连接所述第一LDMOS晶体管的栅极；所述第一LDMOS晶体管的源极接地，所述第一LDMOS晶体管的漏极通过所述第一钳位电路与所述高压偏置端口连接；所述第二输入端口连接所述第二LDMOS晶体管的栅极；所述第二LDMOS晶体管的源极接地，所述第二LDMOS晶体管的漏极通过所述第二钳位电路与所述高压偏置端口连接；所述滤波电路包括第一滤波电路和第二滤波电路；所述第一LDMOS晶体管的漏极连接所述第一滤波电路的输入端；所述第二LDMOS晶体管的漏极连接所述第二滤波电路的输入端；所述延时自锁定电路包括第一输入端、第二输入端、第一输出端和第二输出端；所述第一滤波电路的输出端与所述第一输入端连接；所述第二滤波电路的输出端与所述第二输入端连接；所述第一输出端连接所述RS触发器的置位端；所述第二输出端连接所述RS触发器的复位端；所述RS触发器的输出端与所述驱动电路的输入端连接；所述驱动电路连接所述输出端口。


2.如权利要求1所述的基于延时自锁定的噪声抑制高压电平移位电路，其特征在于，所述第一电压钳位电路包括第一电阻和若干第一齐纳二极管；全部所述第一齐纳二极管同向串联，并与所述第一电阻并联；所述第一电阻与所述第一齐纳二极管阳极的连接点构成所述第一电压钳位电路的输入端；所述第一电阻与所述第一齐纳二极管阴极的连接点构成所述第一电压钳位电路的输出端；所述第一LDMOS晶体管的漏极与所述第一电压钳位电路的输入端连接；所述高压偏置端口与所述第一电压钳位电路的输出端连接；所述第二电压钳位电路包括第二电阻和若干第二齐纳二极管；全部所述第二齐纳二极管同向串联，并与所述第二电阻并联；所述第二电阻与所述第二齐纳二极管阳极的连接点构成所述第二电压钳位电路的输入端；所述第二电阻与所述第二齐纳二极管阴极的连接点构成所述第二电压钳位电路的输出端；所述第二LDMOS晶体管的漏极与所述第二电压钳位电路的输入端连接；所述高压偏置端口与所述第二电压钳位电路的输出端连接。


3.如...

【专利技术属性】
技术研发人员：刘天奇，杨广文，蔡畅，陈更生，甘霖，
申请(专利权)人：国家超级计算无锡中心，
类型：发明
国别省市：江苏;32