测试图样产生方法以及失效模型产生方法技术

一种测试图样产生方法以及一种失效模型产生方法，该测试图样产生方法用以产生电路测试所用的测试图样，包含：(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；(b)比较信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型；以及(c)根据该失效模型产生至少一测试图样。

【技术实现步骤摘要】
测试图样产生方法以及失效模型产生方法
本专利技术涉及测试图样产生方法以及失效模型产生方法，特别涉及产生可用以检测电路延迟问题的测试图样产生方法以及失效模型产生方法。
技术介绍
随着各式电路的功能越来越多且体积逐渐变小，为了确保电路的良率，电路的测试变得越来越重要。现有的电路测试，例如固定型错误(StuckAtFault,SAF，固定型故障)测试或信号延迟转态错误(TransitionDelayFault,TDF，转态延迟故障)测试均只模拟元件(cell)因为缺陷(defect)而产生的动作。然而，由于电路工艺越来越复杂，元件内部可能也会发生缺陷，但旧有的电路测试方法无法测出元件内部具有何种缺陷。因此，相关
开发出一种元件感知失效模型产生方法(cellawarefaultmodelgeneratingmethod)，其可产生能够测试出元件内部缺陷的失效模型。然而，无论是旧有的电路测试方法或是使用元件感知失效模型产生方法，均未考虑到信号可能在电路不同信号路径上会有不同延迟状况的问题。
技术实现思路
因此，本专利技术一目的为提供一种测试图样产生方法及失效模型产生方法，其可产生能够测试出电路的信号延迟问题的测试图样。本专利技术一实施例公开了一种测试图样产生方法，用以产生电路测试所用的测试图样，包含：(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；(b)比较信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型；以及(c)根据该失效模型产生至少一测试图样。本专利技术另一实施例公开了一种失效模型产生方法，用于一电路测试，包含：(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；(b)比较所述多个信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型。根据前述实施例，可产生能够测试出电路的信号延迟问题的测试图样以及反映电路的信号延迟问题的失效模型，可改善传统电路测试方法的问题。附图说明图1示出了根据本专利技术一实施例的测试图样产生方法的流程图。图2示出了根据本专利技术一实施例的图1中步骤101的详细流程图。图3示出了根据本专利技术一实施例的图1中步骤103的详细流程图。图4示出了根据本专利技术一实施例的图1中步骤105的详细流程图。图5示出了根据本专利技术一实施例的测试图样产生装置的方框图。符号说明101、103、105、201、203、205、207、209301、303、305、401、403、405步骤500测试图样产生装置501处理电路503存储装置505网络装置具体实施方式以下将以多个实施例来描述本专利技术的内容，然请留意，以下实施例中的步骤以及其顺序仅用以举例，并非用以限定本专利技术。图1示出了根据本专利技术一实施例的测试图样产生方法的流程图，其包含下列步骤：步骤101计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值。举例来说，元件A具有P缺陷时其信号延迟值为M，而元件B具有Q缺陷时其信号延迟值为N。在一实施例中，会将这些信号延迟值制成一信号延迟值表格(table)，以供后续步骤使用。此处的元件数据数据库可为标准元件数据库(StandardCellLibrary)，但不限定。步骤103比较信号延迟值以及一目标电路的信号路径延迟信息产生一失效模型(faultmodel，故障模型)。具体言之，步骤101的信号延迟值代表了元件在具有某些缺陷时会有的信号延迟值，因此在取得目标电路的元件负载或信号路径延迟信息后，结合步骤101的信号延迟值，可以得知那些信号路径可能会因为缺陷而产生在可接受范围外的信号延迟，并据以产生失效模型。失效模型包含了目标电路可能会有的缺陷以及有缺陷时会产生哪些电路动作。步骤105根据失效模型产生至少一测试图样(testpattern)。测试图样代表了要提供目标电路哪一些测试信号，来测试目标电路可能会有的缺陷。步骤105所产生的测试图样可运用在VLSI(very-large-scaleintegration，超大型集成电路)测试，但也可运用在其他不同类型的测试上。以下将说明根据本专利技术实施例的前述步骤101、103、105的详细步骤。然请留意，以下实施例仅用以举例，其他能达到前述步骤101、103、105的功能的方法均应落在本专利技术的范围内。图2示出了根据本专利技术一实施例的图1中步骤101的详细流程图，其包含下列步骤：步骤201读取一元件数据库中的元件信息，元件信息包含元件的元件功能或元件时序信息，也可包含其他元件信息。元件功能是指元件为哪一种类型的元件，例如为一加法器、触发器(flip-flop，正反器)、乘法器等。而元件时序信息所指的是元件传递信号所需要花费的时间。步骤203读取元件数据库中的元件布局(layout)信息。举例来说，读取元件中的电阻、电容、金属层的位置、数据等信息。步骤205引入缺陷至每一元件。举例来说，让元件具有短路、开路、晶体管导通、晶体管不导通其中至少一种缺陷。步骤207对每一缺陷进行单时间区段(timeframe)缺陷模拟。单时间区段缺陷模拟指的是给予元件一个固定值来检测其输出。举例来说，给予一触发器逻辑值0或1的输入，来观察触发器的输出。步骤209对每一元件的输出端进行多时间区段缺陷模拟。多时间区段缺陷模拟指的是给予元件逻辑值变动来检测其动作。举例来说，给予一触发器逻辑值0至1或1至0的变动，来观察其输出。在一实施例中，进一步地，对每一元件的输出负载(outputload)进行多时间区段缺陷模拟，以达到更精准的检测。然请留意，图2中的实施例不限于要包含步骤207以及步骤209，也可仅包含步骤207以及209其中之一。步骤207和209可通过各种模拟软件来实施，例如PSPICE或HSPICE。通过图2中的步骤201、203、205以及步骤207和209至少之一，可产生步骤101中的信号延迟值DV。这些信号延迟值DV可以存储在一存储装置中，以供后续步骤使用。在一实施例中，会分别记录在不同的多个信号输入下，无缺陷的元件的多个第一输出波形，并分别记录在不同的所述信号输入下，具有不同缺陷的元件的输出信号的多个第二输出波形。然后会根据这些第一输出波形以及第二输出波形的差异计算信号延迟值DV。图3示出了根据本专利技术一实施例的图1中步骤103的详细流程图，其包含：步骤301对目标电路进行静态时序分析(StaticTimingAnalysis，STA)，以产生电路时序信息。静态时序分析用以分析电路中时序间的相对关系，以找出隐藏的时序问题，可根据时序分析结果优化逻辑或约束电路的条件。静态时序工具可以用以识别时序缺陷，可包含但不限于：建立/保持和恢复/移除动作是否正确、信号抖动、时钟信号宽度和时钟信号的歪曲(ClockSkew)、时钟信号的暂本文档来自技高网...

【技术保护点】
1.一种测试图样产生方法，用以产生电路测试所用的测试图样，包含：/n步骤(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；/n步骤(b)比较所述多个信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型；以及/n步骤(c)根据该失效模型产生至少一测试图样。/n

【技术特征摘要】
1.一种测试图样产生方法，用以产生电路测试所用的测试图样，包含：
步骤(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；
步骤(b)比较所述多个信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型；以及
步骤(c)根据该失效模型产生至少一测试图样。


2.如权利要求1所述的测试图样产生方法，其中该步骤(a)包含：
分别记录在不同的多个信号输入下，无缺陷的所述多个元件的多个第一输出波形；
分别记录在不同的所述多个信号输入下，具有不同缺陷的所述多个元件的多个输出信号的多个第二输出波形；以及
根据所述多个第一输出波形以及所述多个第二输出波形的差异计算所述多个信号延迟值。


3.如权利要求2所述的测试图样产生方法，其中该步骤(a)还包含：
读取该元件数据库中的元件信息，该元件信息包含该元件的元件功能或元件时序信息；
读取该元件数据库中的元件布局信息；
依据该元件信息或该元件时序信息、以及该元件布局信息进行缺陷模拟以产生所述多个第二输出波形。


4.如权利要求2所述的测试图样产生方法，其中该步骤(a)还包含：
对每一该缺陷进行单时间区段缺陷模拟或对每一该元件的输出端进行多时间区段缺陷模拟。


5.如权利要求1所述的测试图样产生方法，其中该步骤(b)包含：
步骤(b1)对该目标电路进行静态时序分析，以产生电路时序信息；
步骤(b2...

【专利技术属性】
技术研发人员：陈莹晏，陈柏霖，陈尹平，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71