可控制多重数据存取的系统及相关方法技术方案

数据系统在接收到不同主机所下达的要求命令时，依据各要求命令的格式产生相对应的相位控制信号和存取信号，再依据每一相位控制信号产生对应于每一要求命令且包含多个启用时段的时序信号，其中于同一时间点时仅有一时序信号包含启用时段。接着在每一时序信号的启用时段输出相对应的控制信号至一存储装置，使得存储装置在同一时间点仅需响应一相对应主机所下达的要求指令，进而有效地控制多重数据的存取。

【技术实现步骤摘要】

本专利技术相关于一种，尤其指一种通过建立时序信号发生装置来控制多重数据存取的系统及相关方法。
技术介绍
随着数字时代的演进和使用者对信息系统的功能需求激增，数字数据的读取、传输、存储、运用、与显示的速度及正确性必须不断随之增强，而其中影响信息系统的效能最显著的即是系统内相关存储器的存取操作。此外，在现今高速且功能强大的信息系统内，往往会将系统中内置的存储器详细地分工，以使相关处理器与存储器之间的存取操作稳定明确。目前市面上常见的信息系统可分为同步(Synchronous)或非同步(Asynchronous)数据存取结构。同步信息系统主要利用一同步时钟(Synchronous Clock)信号来精准地控制存储器的输出/输入信号和系统内部的控制信号，使得存储器的存取速度与正确性能获得保证，并可节省执行命令和传输数据的时间。另一方面，非同步信息系统则无需依据同步时钟信号来进行存储器的存取操作，而是在相关输入信号或指令产生变化时，执行数据存储或读取的操作。随着信息系统功能的多样化，系统的设计也越来越繁复，不论是同步或非同步信息系统，常常需要接收多个主机所下达的指令，当于同一时间点接收到不同主机欲存取数据的要求指令时，信息系统需要适当地安排执行不同要求指令的顺序，使得每一主机皆能成功地进行数据的存取。由于非同步信息系统并未使用同步时钟信号来进行存取操作，因此需要另外设计仲裁机制来决定不同要求指令的优先权。同步信息系统虽可通过具有固定周期的同步时钟信号来安排不同要求指令的执行顺序，但传送时钟信号会消耗大量功率。此外，现今复杂的集成电路芯片往往无法只使用单一的同步时钟信号，而必须采用多个同步时钟信号的设计，在信号由一时钟信号区域传输至另一时钟信号区域时，由于不同电路的时钟信号之间存在着频率和相位的差异，因而出现了跨越不同时钟区域来进行非同步数据传输的要求指令。因此，不依赖相关时钟信号的非同步设计方式将变得越来越重要，它不仅能提升信息系统性能和降低功率消耗，而且设计较大规模的信息系统。请参考图1，图1的功能方块图说明了美国专利US4339808”ASYNCHRONOUSEVENT PRIORITIZING CIRCUIT”中所公开的一非同步事件的仲裁电路10。仲裁电路10包含一锁存器(Latch)12、一锁存控制器(Latch Control)14、一优先逻辑(Priority Logic)电路16，以及一延迟电路18。锁存器12接收两主机所分别下达的非同步要求指令REQUEST1和REQUEST2，并依据锁存控制器14传来的选通信号(Strode Signal)S产生相对应的输出信号Q1和Q2。锁存控制器14依据清除信号CLEAR1、CLEAR2及输出信号Q1、Q2来产生选通信号S，并将选通信号S传至锁存器12和延迟电路18。延迟电路18依据选通信号S输出相对应的延迟选通信号S’至优先逻辑电路16。优先逻辑电路16可仲裁输出信号Q1和Q2的优先权，并依据延迟电路18传来的延迟选通信号S’产生相对应的许可信号(Grant Signal)GRANT1和GRANT2，使得系统能依据许可信号GRANT1和GRANT2来执行REQUEST1或REQUEST2。先前技术的仲裁电路10使用延迟电路18来控制数据的多重存取，容易因为外在温度或操作电压的变异，使得延迟电路18的特性偏离预定值，进而影响数据存取的准确度及正确性。请参考图2，图2的功能方块图说明了美国专利US6591323”MEMORYCONTROLLER WITH ARBITRATION AMONG SEVERAL STROBE REQUESTS”中所公开一非同步事件的控制电路20。控制电路20包含一库/队列状态机(Pool/QueueState Machine)SM1、交易处理状态机(Transaction Processor StateMachine)SM2-SM4、存储库状态机(Bank State Machine)SM5-SM8、一命令仲裁器(Command Arbitrator)22、一命令输出触发器(Command Output FlipFlop)24，以及一动态随机存储存储器(Dynamic Random Access Memory，DRAM)26。先前技术的控制电路20通过库/队列状态机SM1接收多个主机所下达的非同步要求指令，再通过交易处理状态机SM2-SM4和存储库状态机SM5-SM8所提供的状态机制来判断不同要求指令的优先权。由于状态机制需要一同步时序信号作为其触发信号，因此先前技术的控制电路20仅能应用于同步数据系统，而无法应用于非同步数据系统。
技术实现思路
本专利技术提供一种可控制多重数据存取的数据系统，其包含一存储装置，用来接收一控制信号和一地址信号，并依据该控制信号存取该地址信号所对应的地址上所存的数据；一多重存取控制装置，用来接收多个主机欲存取该存储装置时所下达的多个要求指令，并依据接收到的每一要求指令产生相对应的一相位控制信号及一存取信号；一时序信号发生装置，用来接收该多重存取控制装置所产生的该相位控制信号，并依据一相位参考信号及每一相位控制信号分别产生对应于每一要求指令且包含多个启用时段的一时序信号，其中同一时间点时该多个时序信号中仅有一时序信号包含启用时段；一存取控制装置，用来接收该多重存取控制装置所产生的该存取信号与该时序信号发生装置所产生的该时序信号，并在每一时序信号的启用时段输出相对应的该控制信号至该存储装置；以及一地址控制装置，用来接收该多重存取控制装置所产生的该存取信号与该时序信号发生装置所产生的该时序信号，并产生对应于每一存取信号的地址信号。本专利技术另提供一种控制多重数据存取的方法，其包含(a)接收多个要求指令、(b)产生对应于每一要求指令的一相位控制信号及一存取信号、(c)依据每一相位控制信号分别产生对应于每一要求指令且包含多个启用时段的多个时序信号，其中同一时间点时该多个时序信号中仅有一时序信号包含启用时段、(d)依据该存取信号，在每一时序信号的启用时段输出相对应的一控制信号、(e)产生对应于每一存取信号的一地址信号，以及(f)依据一该控制信号和该地址信号存取一存储装置内存的数据。附图说明图1为先前技术中一非同步事件仲裁电路的功能方块图。图2为先前技术中一非同步事件控制电路的功能方块图。图3为本专利技术中一可控制多重数据存取的数据系统的功能方块图。图4为本专利技术第一实施例中数据系统在执行多重数据存取时的信号图。图5为本专利技术第二实施例中数据系统在执行多重数据存取时的信号图。图6为本专利技术第三实施例中数据系统在执行多重数据存取时的信号图。图7为本专利技术第四实施例中数据系统在执行多重数据存取时的信号图。图8为本专利技术的数据系统在执行多重数据存取时的流程图。主要元件符号说明 10 仲裁电路 12锁存器14 锁存控制器16优先逻辑电路18 延迟电路 20控制电路22 命令仲裁器24命令输出触发器26 DRAM 30数据系统32 多重存取控制装置 34时序信号发生装置36 存取控制装置 38地址控制装置40 自激振荡器42脉冲发生器44 数据缓冲器46存储装置S 选通信号 S’ 延迟选通信号T本文档来自技高网...

【技术保护点】
一种可控制多重数据存取的数据系统，其包含；一存储装置，用来接收一控制信号和一地址信号，并依据该控制信号存取该地址信号所对应的地址上所存的数据；一多重存取控制装置，用来接收多个主机欲存取该存储装置时所下达的多个要求指令，并依据 接收到的每一要求指令产生相对应的一相位控制信号及一存取信号；一时序信号发生装置，用来接收该多重存取控制装置所产生的该相位控制信号，并依据一相位参考信号及每一相位控制信号分别产生对应于每一要求指令且包含多个启用时段的一时序信号，其中同 一时间点时该多个时序信号中仅有一时序信号包含启用时段；一存取控制装置，用来接收该多重存取控制装置所产生的该存取信号与该时序信号发生装置所产生的该时序信号，并在每一时序信号的启用时段输出相对应的该控制信号至该存储装置；以及一地 址控制装置，用来接收该多重存取控制装置所产生的该存取信号与该时序信号发生装置所产生的该时序信号，并产生对应于每一存取信号的地址信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱胜源，赖敬文，
申请(专利权)人：联詠科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]