优化电路设计中的流水线逻辑结构布置的方法和系统技术方案

执行电路设计过程，以在得到对整类流水线结构签名的质量布置同时维护总体设计质量。这些签名包括经典锁存器到锁存器流水线以及各种锁存器到锁存器和混合逻辑流水线。过程使用了优化电路设计中的流水线结构布置的方法，通过识别由对退化情况的布置算法响应导致的不良布置启动对流水线逻辑结构的分析以校正结果质量差的布置，以及在分析过程中保持全局布置中的高质量布置和定时，以保持在所述电路设计中占优势的非退化情况。然后使用多个全局布置步骤，其中每个后继的布置的结果质量取决于先前布置的结果质量，将电路识别为在一类退化情况中涉及，而具有不良布置的电路通过不予布置从全局布置解中除去，并且还对其他非退化的质量差的布置进行校正。

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)设计的性能优化，具体地说涉及针对含有流水线逻辑结构的集成电路设计的定时弥合(timing closure)的更快速、更有效的途径，特别是当所述流水线结构的逻辑组成在它们的定义中为无约束的时。
技术介绍
在IBM内集成电路的自动化设计通常使用一套IBM设计工具和算法来同时考虑性能优化问题和整体设计布线性，诸如在2006年1月19日公布的美国专利US 20060015836 A1和2006年1月12日公布的美国专利US 20060010410 A1中所说明的那些线网权重(netweight)解决方案，所例示的改进现在包括在称为IBM PISCES的成套工具内并由IBM内部使用。业已证明这样的混合在达到大多数的集成电路设计和逻辑配置的这些目标上是行之有效的。然而，某些特定的逻辑连接性情况和物理配置对这种方法的途径还没有很好适应。这类特定连接性情况在将标准的线性和二次算法用于设计优化时形成了一组退化情况。一个恰当的例子是逻辑流水线结构。根据标准设计优化工具和算法进行逻辑流水线布置是不好的，其导致定时违反和达不到性能指标。在我们的专利技术之前，设计人员使用简单的脚本来重新布置有故障的流水线逻辑。创建这些脚本带来了劳力和设计时间上的开销。更有问题的是这种途径对于复杂的流水线结构不是很有效。这些结构与经典的锁存器到锁存器流水线不同，流水线的至少某个部分在锁存器之间含有功能逻辑。在这种情况下，由于简单脚本的无效性迫使设计人员采取较多的人工指导的操作。这些操作在劳力上带来相当大的负担，并且对设计的截止日程有相当大的影响。
技术实现思路
通过提供一种保持总体设计质量、同时得到对整类流水线结构签名(signature)的高质量布置的有效设计方法和过程，克服了现有技术的缺点和提供另外一些优点。这些签名包括经典的锁存器到锁存器的流水线以及各种锁存器到锁存器和混合逻辑流水线。这种过程以对设计进度和人力资源的影响比现有方法的小得多的自动化流程达到它的目的。我们的方法可以用作执行电路优化的服务，并提供IBM内部使用的系统中以前还没有的工具。媒体可以存有执行所提供的过程的指令，并且此媒体可以存储在诸如C-D ROM之类的有形器件上。通过本专利技术的技术可以实现其他一些特征和优点。本专利技术的其他实现方式和情况在这里予以详细说明，应是由权利要求所限定的本专利技术的一部分。参考本说明书和附图可以更好地理解本专利技术及其优点和特征。由于以上所概述的本专利技术，在技术上我们获得了校正对于整类流水线简档(简单的锁存器到锁存器流水线配置和混合逻辑流水线配置)的流水线结构定时违反的解决方案。这种解决方案保持总体设计的布置和定时的质量，同时在自动化的过程中提高了流水线布置的质量。这个途径明显地节约了在解决该问题中需耗费的劳力和时间。附图说明在本说明书的结束处的权利要求书中具体指出和清晰给定了作为本专利技术的主题。从以下结合附图所作的详细说明中可以清楚地看到本专利技术的以上和其他一些目的、特征和优点，在这些附图中图1例示了在锁存器到锁存器的路径上由于所布置的源锁存器与目的锁存器之间的距离过大而引起的定时违反的例子；图2例示了为了等分流水线的源锁存器与目的锁存器之间的时间延迟所希望的流水线结构中的锁存器的布置的例子；图3例示了由二次和线性算法的标准应用及它们的成本函数产生的流水线锁存器的实际布置的例子；图4例示了在集成电路设计中业已实现的多种流水线结构简档/构造/签名的例子；图5例示了所说明的流水线过程在应用于初始布置时的效率的例子，示出了与当前自动优化方法相比流水线结构的定时故障减少的数量级。图6例示了所说明的流水线过程在应用于定时驱动(TDP)布置时的效率的例子，近似地示出了与当前自动优化方法相比流水线结构的定时故障减少的数量级。图7例示了对于仍有故障的流水线与原来的定时相比由于当前自动优化方法导致的所达到的定时改善的效果；图8例示了对于特定连接性情况通过线性总网长度算法呈现的退化类别暴露的例子；图9例示了对于多种流水线签名纯粹根据它们的网表连接性和节点特征得到的二次最小化平衡点解(布置)的例子；图10例示了与二次算法的布置平衡点解无关的各种流水线的基础逻辑组成的例子；图11例示了在经典的锁存器到锁存器的流水线内逻辑未知的二次布置解怎样可以产生正确的流水线距离划分和时间延迟预算；图12例示了在混合逻辑路径是流水线的一部分时逻辑未知和定时未知的布置解怎样产生不希望的距离划分和延迟预算的例子，这表明需要定时导出的线网权重来驱动布置解；图13例示了逻辑未知的布置解在一个流水线路径内的逻辑量偏离其他流水线路径内的逻辑量时怎样导致很大地偏离距离等分和所需延迟预算的例子；图14例示了设计优化方法的流程的例子，指出在迭代过程内定时、线网权重映射和布置的相互顺序相关性；图15例示了不良布置结果通过迭代流程的顺序相关性传播成不良定时结果的例子，例示了为了在过程结束时保持最终对流水线的高质量的定时必须在流程的主要阶段校正退化行为的原因；图16例示了在设计方法流程内执行新的流水线方法的算法和过程的例子；以及图17例示了新的自动化流水线过程的实现的例子，其中示出了详细的步骤和顺序结构。以下将结合这些附图举例说明本专利技术的优选实施例及其优点和特征。具体实施例方式随着芯片周期时间的减小，芯片大小和集成度增大。这些因素合在一起导致过大的路径源到宿距离(图1)越来越多。在这些路径上会合(close)定时的能力从成问题的到不可能的。通常这些长路径距离由于布图规划和逻辑全局连接性限制是不可协商的。在可能时，设计人员设法通过一系列(流水线)的定时路径(满足各自的单个周期时间要求)以多个周期遍历该距离。结果，流水线的使用就较占优势。设计人员所希望和期待的是通过将多周期距离划分成一些相等的小段(图2)、每个小段的路径距离短到足以支持它的单个周期定时要求的方式来布置各个单个周期路径。使用流水线结构的增多引起了与流水线的唯一连接性特征和对那些特征的布置行为响应关联的发生定时故障增多。当前的芯片和宏设计方法调用一些布置工具，这些布置工具在它们的算法内采用了各种度量和目标函数。对于那些具有线性目标函数的布置工具，有一个布置质量曝光。对于使用这些算法和目标函数的布置工具来说，某些逻辑连接性方案(例如，流水线结构)能引起退化情况。因此，这些逻辑结构的布置在流水线内可以产生过度的网长度(net length)差别和严重不平衡的路径延迟(图3)。产生的流水线路径的定时违反(timing violation)可以大到不能用标准的后布置(post-placement)优化工具套件修正的量级。因此，需要有一些人工干预的形式。一个附加的因素使情况更为复杂。不是所有的流水线都是相同的！有些流水线是经典类型的，完全由锁存器组成。其他流水线是混合逻辑流水线，在同一个流水线内既有锁存器到锁存器路径又有锁存器到逻辑到锁存器路径(图4)。有些流水线是纯锁存器到锁存器(L-L)的，而其他的含有带AND、OR、XOR、MUX、NAND逻辑(A、O、X、M等)的路径。对于这些混合逻辑流水线设计，当前没有适当的解决方案。在流水线的数目接近三位数时，决定性的用人工方法进行的后布置重新定位流水线锁存器需要设计周转时间增长到不可接受的本文档来自技高网...

【技术保护点】
一种优化电路设计中的流水线结构布置的方法，所述方法包括下列步骤：通过识别由对退化情况的布置算法响应导致的不良布置，启动对流水线逻辑结构的分析以校正结果质量（ＱＯＲ）差的布置，以及在分析过程中保持全局布置中的高质量布置和定时，以保持在所述电路设计中占优势的非退化情况。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：詹姆士J柯廷，道格拉斯S瑟驰，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[]