本发明专利技术揭示一种包括快闪存储器的数字系统，所述数字系统耦合到其中嵌入有快闪存储器子系统控制器的系统单芯片（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）。所述系统单芯片包括对例如通用串行总线（ＵＳＢ）或ＩＥＥＥ １３９４接口的标准外部接口的支持，例如快闪存储器测试设备的主机系统可连接到所述标准外部接口。所述快闪存储器的初始化是通过开放所述主机系统与所述嵌入式快闪存储器子系统控制器之间的通信信道而实现。所述主机系统接着可经由所述通信信道实现所述快闪存储器子系统的初始化，包括格式化所述快闪存储器阵列、加载应用程序等。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及快闪存储器系统领域，且更特定地针对用于集成数字系统的快闪存储器 的初始化。
技术介绍
通常称作"快闪"存储器的非易失性固态存储器技术的普及近年来已大幅提高。快 闪存储器通常是指电可擦除半导体存储器，其可以相对小的区块而非基于整个芯片或如 常规电可擦除可编程只读存储器(EEPROM)装置中一样以相对大的区块进行擦除并重 写。快闪存储器在应用(其中所存储数据的非易失性(意即，断电之后数据得以保留) 是必要的，但其中重写频率相对较低)已变得尤其普遍。快闪存储器的普遍应用的实例 包括便携式音频播放器、蜂窝式电话手持机中的电话号码和电话行为的"订户身份模块 (SIM)"卡存储、计算机和工作站的"拇指键"可移除存储装置、数码相机的存储装置 等。典型常规快闪存储器产品被有效地布置为"芯片组"，其由包括具有一个或一个以上 装置(或"阵列")形式的快闪存储器存储资源的一个或一个以上集成电路和充当所述快 闪存储器产品的存储器控制器的集成电路组成。快闪存储器阵列可布置为所谓的或非 (NOR)快闪存储器(其中个别存储器单元可随机存取)或所谓的与非(NAND)快闪存 储器(其中存储器的页或区块必须依序存取)。如此项技术中所已知，这些快闪存储器布 置的每一者具有优点和缺点。举例来说，NOR快闪存储器尤其有利于小容量代码存储， 而NAND快闪存储器对于例如音频播放器和数码相机的高容量数据存储尤其有用。近年 来，多级单元(MLC)快闪存储器的使用已变得流行，尤其在NAND快闪存储器中，在 MLC快闪存储器中，每一快闪存储器单元可存储多位数据值(通常为两个位值，存储为 四种可能状态之一)。根据一个典型布置，快闪存储器作为含有快闪存储器资源和安装于卡上的子系统控 制器的快闪存储器子系统来制造并售卖。这些子系统的实例包括众所周知的致密快闪 (CF)卡、安全数字(SD)卡和多媒体卡。图1以方框图形式说明示范性常规快闪存储 器系统2。在此布置中，多个快闪存储器装置("阵列")12经由快闪媒体接口 FMI连接 到子系统控制器10，所述接口 FMI通常为传送来自子系统控制器IO的物理地址信号和控制信号且与装置12双向传送数据的总线。子系统控制器IO通过接口总线IF连接到连 接器C。如此项技术中所众所周知，快闪存储器系统2可插入到例如相机、计算机、音 频播放器等的主机装置中或以其它方式通过连接器C连接到所述主机装置。连接器C和 接口总线IF根据实施和实现快闪存储器系统2所依据的特定标准来布置(例如，如CF 卡、SD卡或多媒体卡)。 '在其它已知布置(例如，智慧媒体卡)中，快闪存储器系统不包括子系统控制器。 在这些布置中，以类似方式参看图1，快闪媒体接口 FMI连接到位于快闪存储器系统外 部的控制器，例如包括在利用所述快闪存储器的主机装置(例如，相机)中的控制器。通常，直到常规快闪存储器阵列被装配到卡中之后，其也未被格式化或初始化(也 许以芯片测试级确立的缺陷区块的标记除外)。快闪存储器初始化通常包括如根据文件系 统来格式化阵列、产生缺陷映射以使得在使用时避免物理缺陷存储器位置、存储器阵列 的低级用户区域格式化、加载可由使用所述快闪存储器系统和其中实施所述子系统控制 器的所述系统的系统执行的应用软件的光盘图像、下载固件和操作参数、微调本机振荡 器频率等。初始化过程的结果为快闪存储器系统，其中可在对应于来自主机系统的逻辑 地址的物理位置处写入并读取数据。另外，预期如果物理存储器的一部分有缺陷或如果 将为附加应用程序存储额外的光盘图像数据，则快闪存储器系统的配置也可在操作期间 更新。一般来说，快闪存储器资源的初始化通常是由快闪存储器系统制造商来执行，此通 常在快闪存储器装置12和子系统控制器10以常规方式安装到最终系统板上且因此互连 之后进行。如图2所示，举例来说，在快闪存储器系统2制造之后，其经由连接器C和 测试电缆DUT—CBL连接到测试器TSTR。测试器TSTR将经由测试电缆DUT_CBL和连 接器C与快闪存储器系统2通信，以确保快闪存储器系统2中的电连接的连续性，确保 连接器C的端子的恰当DC行为，且执行某些可在快闪存储器装置12的初始化之前执行 的基本功能测试。另外，如此项技术中所已知，测试器TSTR通常可将诊断命令施加到 快闪存储器系统2 (具体来说是施加到控制器IO),以用于测试快闪存储器系统2 (包括 其快闪存储器装置12)的功能性，并用于初始化快闪存储器系统2。如上文所提及，快 闪存储器系统2的常规初始化包括格式化并配置快闪存储器装置12的快闪存储器资源， 检测并记录快闪存储器装置12的物理缺陷存储器位置，将控制程序("固件")加载到控 制器10中(例如，加载到嵌入在控制器10内的NOR快闪存储器中)，且将具有DOS或 光盘图像形式的应用软件加载到适用于既定应用程序中的快闪存储器装置12中。此应用软件的实例包括数据加密软件、损耗平衡算法和可由控制器IO执行的类似者。然而，近来，快闪存储器存储装置已变得需要与许多新应用程序(包括那些受控于 所谓的"系统单芯片"或"SOC"的应用程序)结合使用。在这些预期的SOC应用程序 中，单个集成电路集成了中央处理单元(CPU)、其系统存储器(RAM和ROM)、标准 接口功能(例如，USB、串行I/O等)和用于系统中的其它外围装置。如当前所配置， 为了利用快闪存储器的非易失性可重写存储特征，使用快闪存储器的消费者装置的SOC 架构也用从SOC到快闪存储器装置的外部接口将快闪存储器子系统控制器集成到SOC 中。图3说明现将描述的使用快闪存储器的基于SOC架构的此类常规布置。如图3所示，SOC 20与快W存储器35介接，所述存储器通常经由常规快闪存储器 接口 NAND—IF布置为一个或一个以上NAND快闪存储器装置(当然，虽然可改为使用 NOR快闪存储器)。在此布置中，在SOC 20内实现快闪存储器子系统控制器29，而非 作为以上图1中所描述的快闪存储器子系统的一部分。SOC20实际上是系统单芯片，且 同样包括CPU 22和各种系统功能，例如系统ROM 24、系统RAM 26和标准接口 30 (例 如，USB、 SCSI、 RS-232或其它接口)， CPU 22经由如图3所示的常规总线CPU_BUS 连接到所述系统功能。其它外围装置也可包括在SOC 20内，且经由总线桥接器28和外 围总线PER—BUS与CPU22通信。在图3的实例中， 一个这种外围装置是子系统控制器 29，其通过在外围总线PER—BUS与子系统控制器29之间转译信号的标准接口 27A、 27B 耦合到外围总线PER—BUS;此转译使常规子系统控制器29能够容易地实施在SOC 29 内而无需大批的重新设计。同样，SOC 22可容易地以将快闪存储器35用作类似于光盘 存储器的非易失性存储器的方式操作。举例来说，在快闪存储器35上可保持大量数据存 储，也可保持应用程序。举例来说，存储在快闪存储器35上的应用程序可以与在较大系 统中从光盘存储器调用并加载应用程序的方式非常相同的方式经由子系统控制器29 (和 总线PER—BUS、 CPU—BUS和各种接口和桥接器)而加载到系统RAM 26中以由CPU 22 执行。本文档来自技高网...
【技术保护点】
一种在数字系统中初始化非易失性存储器子系统的方法，所述数字系统包含包括中央处理单元、嵌入式非易失性存储器子系统控制器和外部接口的系统集成电路，所述系统进一步包含耦合到所述嵌入式子系统控制器的一个或一个以上非易失性存储器阵列，所述方法包含以下步骤：操作所述中央处理单元以执行初始化指令，所述初始化指令包括用以开放所述外部接口与所述嵌入式子系统控制器之间的通信信道的命令；以及根据施加到所述外部接口且经由所述通信信道传送到所述嵌入式子系统控制器的初始化命令，初始化所述一个或一个以上非易失性存储器阵列。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：凯文M康利，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]
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