将数据屏蔽位传送到存储器装置的系统、方法和设备制造方法及图纸

本发明专利技术的实施例一般涉及用于将数据屏蔽位传送到存储器装置的系统、方法和设备。在一些实施例中，一种集成电路包括用来将部分写命令发给易失存储器装置的逻辑。此外该集成电路可包括在Ｎ位宽的数据总线上将写帧传送到易失存储器装置的逻辑，其中所述写帧包括要在Ｎ位宽的数据总线上传送的一个或多个数据屏蔽位。

【技术实现步骤摘要】

本专利技术的实施例一般涉及集成电路领域，并且更具体而言，涉及 用于将数据屏蔽位传送到存储器装置的系统、方法和设备。
技术介绍
主机(如存储器控制器)可对其中屏蔽了一个或多个写数据字节的动态随机存取存储器装置(DRAM)执行部分写。在常规系统(如 双数据速率(DDR) 1、 DDR2和DDR3)中， 一个或多个专用的数据 屏蔽引脚用来传送数据屏蔽位。通常，数据屏蔽引脚以与(例如在数 据总线上的)数据引脚相同的频率转换(toggling)。常规的系统通常 每数据字节通道使用一个数据屏蔽信号。因此，x4或x8装置可具有 一个数据屏蔽引脚，而xl6装置可具有两个数据屏蔽引脚
技术实现思路
附图说明在附图的图中通过示例而非限制的方式说明了本专利技术的实施例， 在附图中相似的附图标记指相似的元件。图1是说明了根据本专利技术的实施例实现的计算系统中的选择方面 的高层框图。图2说明了根据本专利技术的实施例的部分写帧格式的一个示例。 图3-5说明了其中屏蔽一个字节的部分写帧的三个示例。 图6-8说明了其中屏蔽至少两个字节的部分写帧的三个示例。 图9是说明了根据本专利技术的实施例在存储器装置中实现以支持部 分写帧的逻辑的选择方面的电路图。图10是说明了根据本专利技术的实施例用于将数据屏蔽位传送到存 储器装置的方法的选择方面的流程图。图11说明了根据本专利技术的实施例的用于x16装置的部分写帧格 式的一个示例。具体实施例方式本专利技术的实施例一般涉及用于将数据屏蔽位传送到存储器装置 的系统、方法和设备。在一些实施例中， 一个或多个数据屏蔽位-陂结 合进入部分写帧并经由数据总线传送到存储器装置。因为数据屏蔽位 经由数据总线传送，所以系统不需要(昂贵的)数据屏蔽引脚。此外， 数据屏蔽位能由保护数据位的相同循环冗余校验(CRC)码覆盖。图1是说明了根据本专利技术的实施例实现的计算系统中的选择方面 的高层框图。在说明的实施例中，系统100包括主机110 (如存储器 控制器)和存储器装置120 (如动态随机存取存^f诸器装置或DRAM )。 在备选实施例中，系统100可包括更多的元件、更少的元件和/或不同 的元件。命令/地址(C/A)通道102提供用于将命令和地址发送到存储器 装置120的多个通道。DQ通道104提供双向读/写数据总线。CRC通 道106提供双向总线以传送CRC校验和位。在备选实施例中，DQ通 道104和/或CRC通道106可以是单向的。为描述简单起见，本专利技术 的实施例参考x8存储器装置来进行描述。然而，应当理解，本专利技术 的实施例可包括诸如x4、 x16、 x32等的其他装置数据宽度。主机110控制往返于存储器装置120的数据传送。主机110包括 部分写逻辑112 (或为描述简单起见，逻辑112)。逻辑112使得主 机110能在写数据帧中传送一个或多个数据屏蔽位。为说明简单起见， 逻辑112作为单个逻辑块来说明。然而，应当理解，逻辑112提供的 功能可通过不必配置在主机110上的逻辑来执行。在一些实施例中，主机110在写帧包括数据屏蔽位时对部分写命令(例如Wm)进行编码，而在写帧不包括数据屏蔽位时对"正常" 写(例如W)进行编码。术语"部分写帧"指的是包括一个或多数据 屏蔽位以屏蔽该"部分写帧"的至少一部分的写帧。主机110不需要 数据屏蔽引脚(或多个引脚)，因为数据屏蔽位通过数据总线(例如 104)与部分写帧一起传递。此外，因为数据屏蔽位与数据位一起传 递，所以他们可以由保护数据位的循环冗余校验(CRC)校验和而#皮 保护。部分写数据帧的示例还将参考图2-8被进一步讨论。在一些实 施例中，主机110作为一个或多个处理器而:f皮集成到相同的管芯上。 主机110可包括CRC发生器114。在支持CRC使用的系统中， CRC发生器114生成本地CRC,该本地CRC可与来自存储器装置120 的CRC校验和进行比较以确定被发送的数据是否已被破坏。此外， CRC被生成用于写事务并用写帧发送到存储器装置(在支持CRC使 用的系统中)。存储器装置120提供系统100的主系统存储器(的至少一部分)。 在一些实施例中，存储器装置120是动态随机存取存储器装置 (DRAM)。存储器装置120除了别的以外包括输入/输出(I/O)电 路122和部分写逻辑124 (或为引用简单起见，逻辑124 ) 。 I/O电路 122包括适合于在一个或多个互连(诸如C/A 102、 DQ104和/或 CRC106)上接收和/或发送信号的电路。为说明筒单起见，I/O电路 122作为单个逻辑块来说明。然而，应当理解，1/0电路122提供的功 能可以通过不必配置在存储器装置120上的逻辑来执行。逻辑124使得存储器装置120能将正常写帧(例如没有数据屏蔽 位)或部分写帧(例如具有数据屏蔽位)写到核126。逻辑124可将 事务解码为正常写(W)或部分写(Wm)。如果事务是Wm，则逻 辑124使用由部分写帧提供的数据屏蔽位来屏蔽在部分写帕内的选择 的数据位。逻辑124的选择方面还将参考图9进一步讨论。图2说明了根据本专利技术的实施例的部分写帧格式的一个示例。在 所示的实施例中，数据总线是八位宽度(例如DQ)并且各写帧具有八个用户间隔(UI)传送(例如UI0-UI7)。在备选实施例中， 数据总线可具有不同的宽度(例如4、 16、 32等)和/或帧200可具有 不同数量的UI。在一些实施例中，在部分写事务期间，可在帧200中传送的数据 的八个字节中的至少一个字节不需要在帧200中传送。这就是说，帧 200的UI中的一个UI可用来传递数据屏蔽位，因为它不需要传递数 据位(因为位被屏蔽)。在一些实施例中，第一UI (例如UIO)用来 传递数据屏蔽位(例如八个数据屏蔽位)。让DMn表示一^:的数据 屏蔽位，则在DMn等于1时相应的字节-n被屏蔽。将数据屏蔽位映 射到部分写帧的字节的示例还将参考图3-8进一步讨论。在一些实施例中，部分写逻辑(例如图l所示的主机部分写逻辑 112)实现了一个或多个关于部分写帧的字节的字节映射的规则。关字节映射规则的示例将参考图3-8进行讨论。然而，应当理解，在备 选实施例中，可使用不同的字节映射规则。 示例字节映射规则1在一些实施例中，如果帧(如帧200)的字节中的一个字节^皮屏 蔽，则剩余的字节(例如在具有八个字节的帧中的剩余的七个字节) 按相继的顺序(例如按UI1至UI7 )被指配。图3-5说明了其中屏蔽 了一个字节的部分写帧的三个示例。参考图3,在帧300的UI0中， DM0被设置为一。因此，字节0被屏蔽并且字节1至7按相继的顺序 被映射到UI1至UI7。图4说明了其中DM1 ^f皮设置为一的帧400。因为DM1 ^皮设置为 一，所以字节l被屏蔽。因此，字节0被映射到UI1,并且字节2至 7顺序地被映射到UI2至UI7。参考图5，在帧400的UI0中，DM2 ^皮设置为一。因此，字节0和字节1分别^皮映射到UI1和UI2。此外， 字节3至7按相继的顺序纟皮映射到UB至UI7。示例字节映射规则2在一些实施例中，如果两个或两个以上字节^皮屏蔽(例如，如果设置两个或两个以上DM位时)，则被屏蔽字节的最低顺序的字节不 -皮指配到帧中。剩余的字节(在所示示例中的剩余七字节)按相本文档来自技高网...

【技术保护点】
一种集成电路，其包括：　将部分写命令发给易失存储器装置的逻辑；以及　在Ｎ位宽的数据总线上将写帧传送到所述易失存储器装置的逻辑，其中所述写帧包括要在所述Ｎ位宽的数据总线上传送的一个或多个数据屏蔽位。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：KS贝恩斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]