沟槽栅半导体器件及其制造方法技术

本发明专利技术公开了一种沟槽栅半导体器件，包括：在第一外延层中形成的体区，栅极沟槽穿过体区，栅极导电材料层将栅极沟槽的底部区域完全填充，源区形成在栅极沟槽的顶部区域的侧面的第一外延层中且通过带角度离子注入自对准形成；在栅极导电材料层的表面形成有顶部介质层，顶部介质层的侧面覆盖源区的部分厚度；源接触孔的底部自对准形成在顶部介质层顶部的栅极沟槽中，源区和源接触孔侧面接触实现源区引出。本发明专利技术还公开了一种沟槽栅半导体器件的制造方法。本发明专利技术不需要源接触孔和沟槽栅之间满足横向隔离的对准，能降低器件的步进和降低寄生三极管的基区电阻并同时提高工艺窗口和可生产性。可生产性。可生产性。

【技术实现步骤摘要】
沟槽栅半导体器件及其制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种沟槽栅半导体器件。本专利技术还涉及一种沟槽栅半导体器件的制造方法。

技术介绍

[0002]MOSFET的寄生三极管的导通容易导致MOSFET烧毁，对于MOSFET耐用性有很大影响。抑制寄生三极管导通的主要方法就是降低寄生三极管的基区寄生电阻(Rb)，保证器件在非钳位感性开关(Unclamped Inductive Switching，UIS)情况下可以耐受更大的雪崩能量。
[0003]现有第一种沟槽栅半导体器件：
[0004]降低Rb的一种方法就是增加Rb路径上的掺杂浓度，如图1所示，是现有第一种沟槽栅半导体器件的结构示意图；以N型沟槽栅MOSFET为例，现有第一种沟槽栅半导体器件包括：
[0005]在N型的外延层101上形成有P型体区102即P型基区(base)，在P型体区102的表面形成有N+掺杂的源区103。沟槽栅包括形成有栅极沟槽中的栅介质层如栅氧化层104和填充的多晶硅栅105。图1中多晶硅栅105还延伸到栅极沟槽外的源区103的表面上并和所述源区103之间隔离有氧化层104。
[0006]在源区103和P型体区102的顶部还形成有穿过层间膜106的接触孔(CT)107，接触孔107的顶部连接到由正面金属层108组成的源极。
[0007]P型体区102底部的外延层101作为漂移区，在漂移区的底部还形成有由N+区组成的漏区。被多晶硅栅105侧面覆盖的P型体区102的表面会形成沟道。
[0008]寄生三极管由源区103、P型体区102和N型的漂移区和漏区组成，其中P型体区102作为寄生三极管的基区。为了降低Rb，增加了P型注入区102a，所述P型注入区102能增加基区的掺杂浓度从而降低Rb。P型注入区102为P+掺杂，P型注入区102的深度需要不会影响器件的阈值电压即Vth，在不影响Vth的条件下尽量降低Rb值。这种方法需要增加一次额外光罩(Mask)。
[0009]现有第二种沟槽栅半导体器件：
[0010]降低Rb的另外一个思路就是减小Rb的有效长度；可以通过缩小接触孔到栅极即沟槽栅(CT to Gate)的距离来实现，也可以单独或者结合CT硅凹陷(silicon recess)来实现。
[0011]缩小接触孔到沟槽栅的距离瓶颈在于光刻对准工艺，若该距离很小，则微小的套刻(OVL)偏差对于器件面内均匀性都有较大影响，不利于器件耐用性的增强。如图2所示，是现有第二种沟槽栅半导体器件的结构示意图；同样以N型MOSFET为例，图2中包括了多个器件单元结构，现有第二种沟槽栅半导体器件包括：
[0012]N型外延层201和形成于N型外延层201表面的P型体区202，在P型体区202的表面形成有N+掺杂的源区203。沟槽栅包括形成有栅极沟槽中的栅介质层如栅氧化层204和填充的
多晶硅栅205。
[0013]在源区203的顶部还形成有穿过层间膜206的接触孔208，接触孔208的顶部连接到由正面金属层209组成的源极。源区203顶部的接触孔208的底部还形成有由P+区组成的体引出区207，体引出区207穿过源区203实现P型体区202和接触孔208的连接。
[0014]P型体区202底部的外延层201作为漂移区，在漂移区的底部还形成有由N+区组成的漏区210。
[0015]由图2所示，CT to Gate距离为d2，缩小d2能减少Rb。
[0016]但是图2所示结构中通过缩小d2来降低Rb时，会出现新的问题：即随着沟槽栅半导体器件的步进(pitch)不断缩小，图2中，步进为栅极沟槽的宽度d1和间距的和，随着步进不断缩小，接触孔到沟槽栅的设计规则(design rule)越来越紧张，比如pitch缩小到1μm以内时，栅极(Gate)关键尺寸(CD)即图2中的d1、CT CD即图2中的d3以及CT to Gate距离在design rule上存在极大挑战，如分别为0.3μm、0.3μm和0.3μm以满足0.9μm的要求,制作困难极大。
[0017]所以，按照图2所示结构中缩小d2的方法降低Rb时，在图2所示的器件结构下，Gate CD,CT CD,CT to Gate三个尺寸之间存在权衡(Trade off)，随着Pitch的不断缩小，对于光刻工艺，刻蚀工艺和填充工艺的挑战都越来越大。从而也限制了工艺的进一步发展。
[0018]现有第三种沟槽栅半导体器件：
[0019]目前有一种解决方案可以缓解上面描述的design Rule的紧张局面，即采用CT自对准工艺。如图3所示，是现有第三种沟槽栅半导体器件的结构示意图；
[0020]同样以N型MOSFET为例，图2中包括了多个器件单元结构，现有第二种沟槽栅半导体器件包括：
[0021]N型外延层301和形成于N型外延层301表面的P型体区302，在P型体区302的表面形成有N+掺杂的源区303。沟槽栅包括形成有栅极沟槽中的栅介质层如栅氧化层304和填充的多晶硅栅305。
[0022]多晶硅栅305的顶部还被回刻使得多晶硅栅305的顶部表面低于N型外延层301的顶部表面。
[0023]接触孔308的开口刻蚀采用填充于多晶硅栅305顶部的介质层306如氧化层为自对准条件且是对N型外延层301的材料进行情形刻蚀，通常N型外延层301的材料为硅，刻蚀的开口为硅凹槽。在接触孔308的开口形成后，在开口的底部形成由P+区组成的体引出区307，之后再在开口中填充金属形成接触孔308。接触孔308的顶部连接到由正面金属层309组成的源极。体引出区307穿过源区303实现P型体区302和接触孔308的连接。
[0024]P型体区302底部的外延层301作为漂移区，在漂移区的底部还形成有由N+区组成的漏区310。
[0025]图3所示的结构在形成过程中由于要进行接触孔308的开口刻蚀，刻蚀包括了对N型外延层301的材料的倾斜刻蚀即硅凹陷刻蚀，刻蚀角度控制很关键，如果刻蚀角度控制不好，则会使得接触孔308距离沟槽栅和沟道太近而对器件的Vth以及可靠性产生影响。
[0026]一种改善接触孔308的硅凹陷刻蚀的工艺可控性的方法为，形成氧化层组成的介质层306时通过热氧化工艺将介质层306的宽度增加。

技术实现思路

[0027]本专利技术所要解决的技术问题是提供一种沟槽栅半导体器件，能降低器件的步进和降低寄生三极管的基区电阻并同时提高工艺窗口和可生产性。为此，本专利技术还提供一种沟槽栅半导体器件的制造方法。
[0028]为解决上述技术问题，本专利技术提供的沟槽栅半导体器件包括：
[0029]在第一导电类型掺杂的第一外延层中形成有第二导电类型掺杂的体区，所述体区从所述第一外延层的顶部表面向下延伸。
[0030]沟槽栅包括栅极沟槽、栅介质层和栅极导电材料层。
[0031]所述栅极沟槽穿过所述体区，所述栅极沟槽的顶部表面和所述第一外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅半导体器件，其特征在于，包括：在第一导电类型掺杂的第一外延层中形成有第二导电类型掺杂的体区，所述体区从所述第一外延层的顶部表面向下延伸；沟槽栅包括栅极沟槽、栅介质层和栅极导电材料层；所述栅极沟槽穿过所述体区，所述栅极沟槽的顶部表面和所述第一外延层的顶部表面相平；所述栅介质层形成在所述栅极沟槽的内侧表面，所述栅极导电材料层将所述栅极沟槽的底部区域完全填充，所述栅极导电材料层的顶部表面低于所述第一外延层的顶部表面且所述栅极沟槽的顶部区域为位于所述栅极导电材料层的顶部表面到所述第一外延层的顶部表面之间的区域；第一导电类型重掺杂的源区形成在所述栅极沟槽的顶部区域的侧面的所述第一外延层中，所述源区通过带角度离子注入自对准形成；在所述栅极沟槽的顶部区域中的所述栅极导电材料层的表面形成有顶部介质层，所述顶部介质层的侧面覆盖所述源区的部分厚度；所述源区在所述顶部介质层顶部的所述栅极沟槽的侧面露出；源接触孔的底部自对准形成在所述顶部介质层顶部的所述栅极沟槽中，所述源区和所述源接触孔侧面接触实现所述源区引出；所述源接触孔和所述栅极导电材料层之间隔离结构为由所述顶部介质层组成的纵向隔离结构，所述源接触孔和所述栅极导电材料层之间的隔离距离由所述顶部介质层的厚度确定。2.如权利要求1所述的沟槽栅半导体器件，其特征在于：在所述体区和所述源区的表面形成第二导电类型重掺杂的体引出区，所述体引出区的结深小于所述源区的结深；在所述体区的顶部形成有体接触孔。3.如权利要求2所述的沟槽栅半导体器件，其特征在于：所述体接触孔穿过层间膜，所述源接触孔的顶部和所述体接触孔合并在一起并连接到由正面金属层组成的源极。4.如权利要求1所述的沟槽栅半导体器件，其特征在于：沟槽栅半导体器件为沟槽栅MOSFET，在所述第一外延层底部形成有由第一导电类型重掺杂区组成的漏区。5.如权利要求1所述的沟槽栅半导体器件，其特征在于：沟槽栅半导体器件为沟槽栅IGBT，在所述第一外延层底部形成有由第二导电类型重掺杂区组成的集电区。6.如权利要求1所述的沟槽栅半导体器件，其特征在于：所述第一外延层中形成有超结结构，所述超结结构由第一导电类型柱和第二导电类型柱交替排列而成。7.如权利要求6所述的沟槽栅半导体器件，其特征在于：所述第一导电类型柱由位于所述第二导电类型柱之间的所述第一外延层组成；所述第二导电类型柱由第二导电类型离子注入区组成或者由填充于超结沟槽中的第二导电类型掺杂的第二外延层组成。8.如权利要求1所述的沟槽栅半导体器件，其特征在于：所述栅介质层包括栅氧化层；所述栅极导电材料层包括多晶硅栅。9.一种沟槽栅半导体器件的制造方法，其特征在于，包括如下步骤：步骤一、在第一导电类型掺杂的第一外延层中形成第二导电类型掺杂的体区，所述体区从所述第一外延层的顶部表面向下延伸；
步骤二、在所述第一外延层表面上形成硬质掩膜层，对所述硬质掩膜层进行选择性刻蚀将栅极沟槽的形成区域打开；步骤三、以所述硬质掩膜层为掩膜对所述第一外延层进行刻蚀形成所述栅极沟槽，所述栅极沟槽穿过所述体区，所述栅极沟槽的顶部表面和所述第...

【专利技术属性】
技术研发人员：李昊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：