一种片上集成系统SoC的APB总线桥技术方案

本发明专利技术披露了一种片上集成系统ＳｏＣ的ＡＰＢ总线桥。该总线桥特征在于，包括：缓冲存储器，在ＡＰＢ总线桥的数据传输通道中串联设置，对ＡＰＢ总线桥的数据进行缓存；逻辑控制器，与所述ＡＰＢ总线桥串联设置的缓冲存储器并行设置，对ＡＰＢ总线中的读／写信号进行接收，并返回ＡＰＢ从设备读／写访问结束的信号；以及，对所述的缓冲存储器进行读／写控制，并把所述的缓冲存储器的弹出命令翻译成ＡＰＢ的协议，向ＡＰＢ从设备进行访问。本发明专利技术中增加的硬件简单，却有效提高了ＡＰＢ总线桥访问ＡＰＢ从设备的效率，减少了ＣＰＵ的等待时间。

【技术实现步骤摘要】

本专利技术涉及一种片上集成系统SoC的APB总线桥。
技术介绍
片上集成系统(SoC)—般包括多个功能模块，如处理器、DMA、各 种硬件模块器等。各个硬件模块是通过处理器修改模块内部的控制寄 存器来控制模块的运行。图1示出AMBA总线的典型系统结构图。如图1所示，在APB总线 桥的两侧， 一边是AHB/ASB总线， 一边是APB总线。AHB/ASB总线也称 为系统总线，连接的是处理器(ARM CPU)、 DMA总线控制器、高带宽芯 片、高带宽存储器接口等高速设备。为了充分利用处理器(CPU)的高时 钟频率和数据处理能力，GPU采用高速系统总线和系统通讯，如AHB协 议。APB总线又称为外部总线，其连接的是UART、 Timer、 PI0和键盘 等低速设备。对于这些低速设备，如URAT等外围端口和各个模块的控 制寄存器，为了降低功耗， 一般采用低速总线如APB协议，对于模块 的控制和数据访问是通过访问模块的寄存器来实现。图2示出APB总线桥的接口图。图3示出APB从设备的接口图。 结合图2和图3知道，APB主要是由APB对乔和APB从设备(slave)組 成，APB桥是APB中唯一的主设备，是AHB/ASB的从设备。APB桥将系 统总线AHB/ASB和APB连接起来，并执行以下功能锁存地址并保持 有效，直到数据传送完成；译码地址并产生一个外部片选信号，在每次 传送时只有一个片选信号(PSELx)有效；写传送(Write transfer)时 驱动数据到APB;读传送(Read transfer)时驱动数据到系统总线AHB/ASB; 传送时产生定时触发信号PENABLE; APB从单元具有简单灵活的接口 ，接 口的具体实现是依赖于特定设计的，有许多不同的可能；当写传送时数据 锁定在下列点当PSELx为高电平时，在每个PCLK的上升沿，在PENABLE 的上升沿；片选信号PSELx和地址信号PADDR可合并起来决定需要搡作的 寄存器。传统设计中，每次CPU对APB从设备的请求，都必须等待当前APB从设备处理完传输后，才能结束。由于APB上各个设备时钟频率与GPU 时钟频率可以相差数十倍，经过大量的系统仿真发现，绝大多数GPU 访问模块寄存器，都是为了修改模块的状态，即对APB进行写操作。 这样的APB效率较低，CPU等待APB总线访问的时间也较大。同时，APB总线桥可能访问不存在的寄存器地址空间，或者访问 某些已经被关断时钟的模块寄存器。这种操作将导致APB总线上，slave 端的握手信号无法产生回馈给APB总线桥，导致系统被挂起，也即死 锁。
技术实现思路
本专利技术的目的在于提高APB总线桥的效率，减少CPU等待APB总 线访问的时间，提供了 一种全新的片上集成系统SoC的APB总线桥。根据本专利技术，提供了一种片上集成系统SoC的APB总线桥，包括 緩冲存储器，在APB总线桥的数据传输通道中串联设置，对APB总 线桥的数据进行緩存；逻辑控制器，与所述APB总线桥串联设置的緩冲存储器并行设置， 对APB总线中的读/写信号进行接收，并返回APB从设备读/写访问结束 的信号；以及，对所述的緩冲存储器进行读/写控制，并把所述的緩冲存 储器的弹出命令翻译成APB的协议，向APB从设备进行访问。优选地，还包括超时控制器，与APB总线桥并行设置，其中 由所述的超时控制器在对A P B总线桥向A P B从设备发起访问的时 候，接收访问开始的信号；在规定时间内，所述的逻辑控制器没有收到访问完成的信号，产 生 一 个中断信号给所述的逻辑控制器，强制结束当前A P B从设备的访 问。根据本专利技术，为提高APB总线桥对APB从设备的操作效率，同时减 少GPU等待APB总线访问的时间，因此在APB bridge中加入一定硬件 逻辑，加速APB写操作，给出了 一种全新的片上集成系统SoC的APB总线桥。附图说明下面将参照附图对本专利技术的具体实施方案进行更详细的说明，其中图1是AMBA总线的典型系统结构图2是APB总线桥的接口结构图3是APB从设备的接口结构图4是本专利技术的APB总线桥的结构图5是APB2. 0的传输协议图6是AHB3. 0的传输协议图；以及图7是APB3.0的传输协议图。具体实施例方式为了提高APB总线桥的效率，减少CPU等待APB总线访问的时间， 本专利技术提供了一种片上集成系统SoC的APB总线桥。接下来将以基于 AMBA总线的典型系统为例，具体说明该APB总线冲乔。在AMBA总线的典型系统设计中，APB从设备会分配一个较大的地 址空间，如128MB,每个模块的寄存器再从中分配一个固定的地址小空 间，如每个模块256KB，这样做可以方便在系统增加模块，而不需要影 响APB总线桥的硬件逻辑。在系统不需要添加模块的情况下，在APB总 线桥中加入一定硬件逻辑，加速APB写操作，可以极大减少GPU等待 APB总线访问的时间。因此，在APB总线桥的数据传输通道中串联设置 緩沖存储器，进行APB总线桥数据的緩存；同时，与所述APB总线桥串 联设置的緩沖存储器并行设置逻辑控制器，对APB总线中的读/写信号 进行接收，并返回APB从设备读/写访问结束的信号；由所述的逻辑控制 器对所述的緩冲存储器进行读/写控制，并把所迷的緩冲存储器的弹出 命令翻译成APB的协议，向APB从设备进行访问。图4示出本专利技术的APB总线桥的结构图。该APB总线桥的結构与 通常典型APB总线桥相比，结构上有所变化在APB总线桥的数据通道中串行连接一个FIFO緩冲存储器，该 FIFO緩冲存储器工作在CPU的时钟频率下。AHB请求代表从CPU发过 来的AHB访问信号，AHB HREADY代表APB总线桥反馈回GPU的访问结 束握手信号。APB请求代表从APB总线桥向APB从设备发出的APB访 问信号。APB HREADY代表APB从设备反馈回APB总线桥的访问結束握 手信号。当数据从CPU写入FIFO緩冲存储器后，就由逻辑控制器产生AHB HREADY信号立即通知GPU当前写搡作已完成，CPU可以释放总线进行后继工作。而实际的写APB操作则根据APB的协议和时钟频率关系， 在后继时刻正常处理。为了保证数据一致性，当GPU读APB访问时， 需要将FI F 0緩冲存储器内所有搡作执行完，再做读操作。相应的，也增加了 FIFO的逻辑控制器，对FIFO的读/写加以控制， 把緩冲存储器的弹出命令翻译成相应的APB协议，向APB从设备进行访 问。进一步，为了避免访问时死锁发生，在一个实施例中，还与APB总线 桥并行设置超时控制器；由所述的超时控制器在对APB总线桥向APB从 设备发起访问的时候，接收访问开始的信号；在规定时间内，所述的逻 辑控制器没有收到访问完成的信号，产生 一 个中断信号给所述的逻辑 控制器，强制结束当前APB从设备的访问。在另一个实施例中，该超时控制器可替换为超时计数器(time out counter)。当APB br idge发起对APB从设备的访问时，该计数器开 始计数，当发现在规定时间内，设备没有回馈访问完成的握手信号时， 可以判定当前访问的地址没有有效设备，如错误访问了无效地址空间 或设备时钟被关断。计数器将产生一个中断反馈回处理器，并强制结 束当本文档来自技高网...

【技术保护点】
一种片上集成系统ＳｏＣ的ＡＰＢ总线桥，其特征在于，包括：　缓冲存储器，在ＡＰＢ总线桥的数据传输通道中串联设置，对ＡＰＢ总线桥的数据进行缓存；　逻辑控制器，与所述缓冲存储器并行设置，对ＡＰＢ总线中的读／写信号进行接收，并返回ＡＰＢ从设备读／写访问结束的信号；以及，对所述的缓冲存储器进行读／写控制，并把所述的缓冲存储器的弹出命令翻译成ＡＰＢ协议，向ＡＰＢ从设备进行访问。

【技术特征摘要】

【专利技术属性】
技术研发人员：林川，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]