从装置和主装置、包含这些装置的系统和从装置操作方法制造方法及图纸

本发明专利技术提供从装置和主装置、包含这些装置的系统和从装置操作方法。电子从装置（６）包括硬件数据打包模块，其包括：可配置多路复用单元（４４），具有与系统总线（８）的线路连接以并行地接收数据字每一位的输入端、与存储器（１８）的各个数据写入管脚连接以并行输出要被记录的重排数据字的每一位的输出端、和根据设置结构在所述输入端和所述输出端之间的可重排连接器；格式寄存器（４０），外部主装置（４）可将寄存器的值设置成至少两个不同的值；以及逻辑电路（４８），能够根据寄存器（４０）的值对多路复用单元（４４）的连接进行设置，获取重排数据字，重排数据字中的至少一个符号的位置与接收到的数据字中符号的位置相比是经过移位的。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及从装置和主装置、包含这些装置的系统和从装置操 作方法。
技术介绍
存在这样的电子从装置，其接收从外部电子主装置传送来的P位宽的符号，其中，被布置在以整体来传送的N位宽的数据字内的X个符号从主装置经由系统总线到达从装置。这些从装置具有用于在处理符号前将这些符号进行本地存储的 可写存储器。通常，数据字打包必须符合从装置存储器的特征。例如，如果由主装置产生的符号被编码为4位，并且在32位宽 的数据字中每次传送一个符号，那么传输格式可这样定义，即4位符 号占据了数据字的四个最低有效位(LSB)，而数据字的其它28位 与该从装置无关。传输格式定义了数据字中的每个符号的位置。如果从装置存储器是32位宽的存储器，并且将接收到的数据字 如其被接收到时一样记录在存储器中，那么每一存储器行的32位中 的28位就被浪费掉了。为了避免这样的浪费，将符号记录在存储器 中之前，应该先进行数据打包。在以上示例中，数据打包可包括将在 八个数据字中接收到的符号集合成单个重新排列的数据字。随后，在 从装置存储器中仅仅存储该重新排列的数据字以节省存储器空间。数据打包由数据打包模块完成。数据打包模块可在主装置内或 在从装置内通过软件实现。但是，数据打包模块的这种软件实施方法 会消耗许多CPU (计算处理单元)时钟周期。数据打包模块还可以采用硬件实现。该数据打包要比用软件实现的数据打包快。然而，硬件数据打包模块仅仅适合于一种特定的传 输格式。结果就是，包括这种硬件数据打包模块的从装置不是非常灵 活，这是因为它仅仅可以用于一种预定数据字传输格式。
技术实现思路
因此，本专利技术的目的是提供一种更加灵活的从装置。 考虑上述以及其它目的，根据本专利技术，提供了一种电子从装置， 其用于接收从外部主装置传送来的P位宽的符号，被布置在以整体来传送的N位宽的数据字内的X个符号从所述主装置经由系统总线到达所述从装置，所述从装置包括 -可写存储器；-.硬件数据打包模块； 其中所述硬件数据打包模块包括*可配置多路复用单元，其具有输入端、输出端和可重排连接 器，其输入端与系统总线连接以并行地接收所述数据字的每一位，其 输出端与所述存储器的各个数据写入管脚连接以并行地输出要被记 录的重排数据字的每一位，以及根据设置的配置，可重排连接器在所 述输入端和所述输出端之间； 格式寄存器，所述外部主装置能够将所述格式寄存器的值设置成至少两个不同的值；以及，逻辑电路，其能够根据所述格式寄存器的值对所述可配置多 路复用单元的所述可重排连接器进行设置，从而获取重排数据字，该 重排数据字中的至少一个符号的位置与接收到的数据字中该符号的 位置相比是经过了移位的。通过在格式寄存器中设置适当的数值，上述从装置可适用于至 少两种不同的传输格式。因此，该从装置更加灵活。此外，该从装置 比任何软件实现数据打包模块都要快，这是因为它采用的是硬件实 现。更具体地说，硬件数据打包模块并不使用在执行指令之前需要载入指令的CPU，所以硬件数据打包模块较快。上述从装置的实施例可包括以下特征中的一个或多个特征-所述可写存储器是位可寻址存储器，其具有K位宽的可寻址行，其中每行均被分成多个P位宽的单元，K是正整数，并且其中所述逻辑电路能够针对每个接收到的数据字对所述多路复用单元的所述可重排连接器进行设置，从而 将布置在接收到的第一数据字中的所述X个符号记录在所述存储器的P位宽的单元中，于是在用于记录这些符号的所述可寻址行之一上还有至少一个P位宽的空闲单元；以及 为了用完该行，将布置在接收到的第二数据字中的至少一个符号记录在先前用于记录所述第一数据字的符号的可寻址行的所述空闲单元中。 -所述硬件数据打包模块被设计成按照所述符号从所述主装置 传送至所述从装置的预定顺序，将每个符号记录在每个可寻址行中。 该从装置的上述实施例具有以下优点-对放置在第二数据字中符号进行记录以用完从装置的存储器 行，这节省了存储器空间；-按照所述符号从主装置传送至从装置的顺序，对符号进行记 录，这有助于提取己记录的符号。本专利技术还涉及一种主装置，该装置用于将P位宽的符号发送至 上述从装置，主装置能够设置从装置的格式寄存器值。本专利技术还涉及一种系统，该系统用于将P位宽的符号从外部主 装置传送至从装置，所述系统包括-主装置；-从装置；以及-系统总线；本专利技术还涉及一种操作上述从装置的方法，其中所述方法包括 如下步骤根据格式寄存器的值来设置多路复用单元的连接，从而获取重排数据字，该重排数据字中的至少一个符号的位置与接收到的数 据字中该符号的位置相比是经过了移位的。上述方法的实施例可包括以下特征-第一记录步骤，其中，将布置在接收到的第一数据字中的X个符号记录在存储器的P位宽的单元中，于是在用于记录这些符号 的可寻址行之一上还有至少一个P位宽的空闲单元；以及第二记录 步骤，其中，为了用完该行，将布置在接收到的第二数据字中的至少 一个符号记录在先前用于记录第一数据字的符号的可寻址行的空闲 单元中。-在第一记录步骤和第二记录步骤中，按照符号从主装置传送 至从装置的预定顺序，将符号记录在每个可寻址行中。本专利技术的这些和其它方面将由以下描述、附图和权利要求变得 明显。附图说明图1是用于将P位宽的符号从主装置传送至从装置的系统的示意图2是图1中的系统所使用的硬件数据打包模块的示意图； 图3是对图1所示的系统的从装置进行操作的方法的流程图。具体实施例方式图1示出了用于将P位宽的符号从主装置4经由系统总线8传 送至从装置6的系统2。例如，装置4具有用于执行软件应用的处理器10。装置4可以 是CPU (中央处理单元)。处理器10可实现DMA (直接存储器访 问)模块。装置4与总线8连接。典型地，总线8是印刷电路板的系统总线。总线8是N位宽的 总线，其由&个并行线路形成，根据要传送的N位宽的数据字的位， 对每条线路的逻辑状态进行设置。例如，每条线路均可被驱动成对应 于逻辑1的高电平或者对应于逻辑0的低电平。例如，K是大于8的整数。此处，K等于32。优选地，总线8符合诸如PCI (外部设备互联总线)、AHB (高 级高性能总线)或APB (高级外设总线)之类的总线标准。装置6与总线8连接以接收由主装置4产生的符号并对这些符号进行处理。例如，从装置6是MPEG (运动图像专家组)解码器或 者Viterbi解码器。装置6具有系统总线接口 14，该接口用于连接装置6和总线8。装置6还具有-诸如DSP (数字信号处理器)之类的协处理器单元16，用于 执行诸如MPEG解码或者Viterbi解码之类的解码操作。-位可寻址存储器18，在装置4所传送的符号被单元16处理之 前，位可寻址存储器用于对它们进行本地存储；-连接在系统总线接口 14和位可寻址存储器18之间的硬件数 据打包模块20，其用于对接收到的数据字执行数据打包以节省存储 器空间。协处理器单元16通过存储器控制总线21和数据总线22与存储 器18连接，从而取出存储在存储器18中的符号。打包模块20通过地址总线24、 k位宽的数据写入总线26和k 位宽的选择总线28与存储器18连接。存储器18具有l个可寻址存储器行，每个存储器行均为k位 宽。任何存储器行的任何位均可被独立地写入。这就是通常所说的位 允许写入性能本文档来自技高网...

【技术保护点】
一种电子从装置（６），其用于接收从外部主装置（４）传送的Ｐ位宽的符号，被布置在以整体来传送的Ｎ位宽的数据字内的Ｘ个符号从所述外部主装置（４）经由系统总线达到所述电子从装置（６），所述电子从装置（６）包括：　－可写存储器（１８）；　－硬件数据打包模块（２０）；　其中所述硬件数据打包模块（２０）包括：　.可配置多路复用单元（４４），其具有输入端、输出端和可重排连接器，所述输入端与系统总线的线路连接以并行地接收所述数据字的每一位，所述输出端与所述可写存储器的各个数据写入管脚连接以并行地输出要被记录的重排数据字的每一位，并且根据设置结构，所述可重排连接器在所述输入端和所述输出端之间；　.格式寄存器（４０），所述外部主装置（４）能够将所述格式寄存器的值设置成至少两个不同的值；以及　.逻辑电路（４８），其能够根据所述格式寄存器的值对所述可配置多路复用单元的所述可重排连接器进行设置，从而获取重排数据字，该重排数据字中的至少一个符号的位置与接收到的数据字中该符号的位置相比是经过了移位的。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：拉亚希戴内奇，埃马纽埃尔阿利耶，洛朗卡佩拉，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]