具有可变精度互连的数据处理单元的阵列制造技术

用于使用数据处理单元（１３）的阵列（１１）来处理数据的系统和方法，将数据处理单元（１３）采用可变精度互连件（１４）耦合在一起。一个实施例包括由可变精度互连耦合以形成行－列阵列（１１）的数据处理单元。互连件（１４）和／或数据处理单元（１３）可为同步或异步的。数据处理单元（１３）可以采用固定的方式进行操作，或它们可为可编程的，并且可给阵列中可选择的数据处理单元（１３）设旁路。互连件（１４）和数据处理单元（１３）可配置成以数字串行的方式来处理数据，每个数字的标记（２５、２６）标识该数字是否是数据字中的第一个和／或最后一个数字。数据处理单元可耦合到系统总线（５４、５５），该系统总线使数据能够在数据处理单元和外部设备之间传送，并允许将控制信息传送到数据处理单元以及从数据处理单元传送出来。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及电子逻辑电路，并且更具体地涉及处理可变精度数 据的系统和方法，可变精度数据使用标记来标识数字在数据字内的位置。
技术介绍
正如计算机技术取得的进步，处理功率的数量和计算机系统的速度增 加了。这些系统能够执行软件程序的速度也因此增加了。然而，尽管有这 些增加，仍然存在着使软件程序执行得更快的持续的愿望。对速度的需要有时通过硬件加速来处理。传统的处理器对于顺序程序 的每个指令重复使用相同硬件。程序常常包含关键码，其中相对于应用程 序中的大多数其它部分，软件的相同或类似部分被执行很多次。为了加速 程序，增加额外的硬件，以便为程序的关键码段提供硬件并行性。取决于 数据的可用性，这提供了同时执行关键码段中的所有指令的效果。此外， 有可能打开迭代循环，以便同时执行单独的迭代，从而进一步加速软件。虽然存在将要取得的速度进步，但是这并不是不受约束的。必须特别 针对正被讨论的软件应用程序来设计硬件。在硬件中实现功能通常要比在 软件中实现它花费更多的大量努力和资源。最初，实现算法的石更件结构必 须基于标准来选择，如所执行的操作及其复杂性、输入和输出数据格式和 吞吐量、存储要求、功率要求、成本或面积限制以及其它合适的标准。然后根据硬件仿真和与软件的比较，来建立仿真环境以提供对实现的 验证。根据系统总体要求来选择硬件目标库。最终目标可为专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它类似的硬件平台。硬件设计 然后开始使用硬件描述语言(HDL)、目标库和仿真环境。对HDL设计执行逻辑合成，以产生基于目标库来表示硬件的连线表(netlist )。虽然有很多在处理中始终使用的复杂而昂贵的设计工具， 一般需要频 繁的迭代以便管理例如在定时、面积、功率和功能之间的权衡。硬件设计 过程的困难是设计目标的功能和目标库。半导体技术的持续进步随着每个 新处理的产生而继续提高设备参数的重要性。这与变得可能的更大设计密 度结合，确保硬件设计过程将随着时间而继续增加复杂性。本专利技术涉及硬件中算法的实现，该硬件对数据执行逻辑或算法操作 (operation)。目前可利用的方法分布在使用单个处理器、处理器阵列、固 定(门阵列)或现场可编程门阵列(FPGA)、或标准单元(ASIC)或全定 制设计技术的范围内。 一些设计可合并多于一种方法的单元。例如，处理 器可合并现场可编程逻辑块。当比较可编程逻辑的不同实现时，有时使用粒度(granularity )的概念。 它涉及对给定方法的最小可编程设计单位。粒度可在从晶体管，通过门和 更复杂的块，到整个处理器的范围内变化。在比较可编程硬件结构时的另 一考虑是可编程单元的互连布置。它们可在从简单的面向位的点到点布置 到各种拓朴、纵横制(crossbar)以及甚至更奇异的配置的更复杂共享总线 的范围内变化。能、面积和功率权衡能力。所使用的库通常是门和寄存器级别。由于设计 流程被所需要的各种复杂工具所强加，设计时间可能是重要的。在设计之 后对功能和定时的验证常常是实际计划表的较大组成部分。除了昂贵的设 计工具以外，制造工具的费用还很高且随着每个新的处理的产生而上升， 使得这种方法只对于很高利润或很大容量的设计才是经济的。使用全定制 或标准单元技术实现的算法是固定的(在最初设计期间就达到预期的程 度)，并且不可以改变。对固定或传统门阵列的设计方法类似于标准单元的设计方法。传统门 阵列的主要优点是产品上市时间和较低的单位成本，因为个别设计以公共 平台或基片为基础。相比于定制或标准单元设计，灵活性和电^各密度可^皮 减少，因为只利用未被授权的门和路由选择信道。像利用定制或标准单元技术构建的算法一样，使用传统门阵列实现的算法是固定的且在制造之后 不可改变。像传统门阵列一样，FPGA基于标准设计，但是可编程。在这种情况 下，标准设计是完成的芯片或设备，而不是子系统模块和未被授权门的块。 可编程性大大增加了设备的面积，对于一些应用产生了昂贵的解决方案。 此外，由于增加的阻抗和相关联的传播延迟，可编程互连可限制流量和性 能。FPGA具有复杂的宏块(micro block)作为设计单元，而不是简单的 门和寄存器。由于可编程逻辑块、互连网络和相关联的緩存器的低效率， 功率消耗可能是一个问题。使用FPGA实现的算法可被改变，并因此被认 为是可编程的。由于互连结构，它们可只在不活动时(没有时钟运行)被 配置。重新编程所有必要的互连和逻辑块所需要的时间可能相对于设备的 速度是相当长的，使得实时动态编程不可行。在用于实现算法的硬件解决方案的连续体(continuum)中，存在不同 程度的困难或专业化。该连续体像一个倒置的三角形，因为最低级别需要 最高程度的专业化，因此表示很小基础的潜在设计者，而较高级别利用更 普遍知道的技能，且潜在设计者的工具明显增强了 (见表l)。此外，应注 意，该排序的较低级别表示设计抽象的较低级别，复杂性级别在较高级别 中上升。表l:不同技术的设计者基础—程序员y/系统设计者 Z硬件设计者 电游4殳计者因此，存在对于提供软件加速(software acceleration )的技术的需要， 该软件加速提供ASIC的速度和灵活性，容易使用并且可访问处理器，从 而能够实现大型设计和应用基础。
技术实现思路
本公开内容致力于使用数据处理单元的阵列来处理数据的系统和方 法，该数据处理单元利用解决上面讨论的一个或更多问题的可变精度互连(variable precision interconnect)耦合在一起。 一个特定的实施例包4舌具有 简单的单元到单元互连的处理单元的阵列，该互连在宽度上固定，但是支持具有可变精度的数据。单元在这些4连接上接收输入数据，并也在其上发 送操作结果。由每个单元执行的操作(operation)可以是固定的，或可变/ 可编程的。只有在发送者有新数据可用且接收者需要新数据时，才在单元 之间传送数据。此外，可使用异步单元来最小化功率并改善性能。可选的实施例包括多个数据处理单元，其被一个或更多互连件耦合以 形成阵列，例如行和列的阵列。 一个或更多互连件配置成在凄t据处理单元 之间传送可变精度数据。互连件可为同步或异步的。类似地，数据处理单 元可为同步(全局或本地)或异步的。数据处理单元可按固定的方式进行 搡作，或它们可以为可编程的，且可为阵列中的可选数据处理单元设旁路。 互连件和数据处理单元可配置成以数字串行(digit-serial)方式处理数据， 其中与每个数字相关联的标记(tag)标识该数字是否是数据字中的第一个和/或最后一个数字。在一个实施例中，单元阵列耦合到系统总线，该数据 总线使数据能够在数据处理单元和外部设备(例如外部存储器)之间传送， 并允许控制信息被传送到数据处理单元及从数据处理单元传送出来。很多其它的实施例也是可能的。 附图说明当阅读下列详细说明时和当参考附图时，本专利技术的其它目的和优点可 变得清楚。图1是根据一个实施例显示处理单元阵列的图，该处理单元经由可变 精度互连总线彼此通信。图2是根据一个实施例显示数据字如何映射到一系列数字和标志位(flag bit)中以形成可变精度字的图。图3是根据一个实施例显示对于数字串行数据字事务的可变精度总线 活动的图。图本文档来自技高网...

【技术保护点】
一种系统，包括：　多个数据处理单元１３；　一个或更多互连件１４，其将所述数据处理单元一起耦合在阵列１１中；　其中，一个或更多所述互连件１４配置成在所述数据处理单元之间传送可变精度数据。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：保罗B伍德，
申请(专利权)人：阿尔特雷克斯逻辑公司，
类型：发明
国别省市：US[美国]