ZQ校准电路及ZQ校准方法技术

本发明专利技术公开了一种ZQ校准电路及ZQ校准方法，ZQ校准电路包括可调电阻模块、上拉阻抗匹配模块、下拉阻抗匹配模块和比较器；可调电阻模块的第一端通过切换开关接地或者连接电源，可调电阻模块的第二端连接ZQ端口，上拉阻抗匹配模块的第一端连接电源，上拉阻抗匹配模块的第二端与下拉阻抗匹配模块的第一端电性连接，下拉阻抗匹配模块的第二端接地；比较器的正向输入端与ZQ端口电性连接，比较器的反向输入端连接参考电压。根据本发明专利技术的ZQ校准电路，校准电阻的精度较高，并且可以省掉ZQ引脚和片外的校准电阻，降低封装成本和PCB设计成本。降低封装成本和PCB设计成本。降低封装成本和PCB设计成本。

【技术实现步骤摘要】
ZQ校准电路及ZQ校准方法


[0001]本专利技术涉及ZQ校准
，尤其是涉及一种ZQ校准电路及ZQ校准方法。

技术介绍

[0002]对于DDR SDRAM(双倍速率同步动态随机存储器)而言，随着协议的不断更新，对DDR的IO(输入/输出)速度要求越来越高，同时对信号完整性提出了更高的要求，为了减小IO的反射和串扰对信号完整性的影响，必须提高信号路径上的阻抗匹配度，这对驱动电阻的精度提出更高要求。
[0003]根据JEDEC(Joint Electron Device Engineering Council，电子器件工程联合委员会)标准协议，定义了ZQ校准的方案来提高驱动电阻的阻值精度，业内通常采用的方案是通过一个ZQ引脚，在片外挂一个240Ω的校准电阻，由片内的自动校准电路分别对上拉、下拉驱动电阻进行校准。采用这种方案，就需要设计一个ZQ引脚，并且片外还需要连接一个240Ω
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1％的精准的校准电阻，这些都会增加设计成本。然而，如果将校准电阻设置在芯片内部的话，校准电阻的阻值受到芯片封装工艺的影响会有
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【技术保护点】

【技术特征摘要】
1.一种ZQ校准电路，其特征在于，包括：可调电阻模块，第一端通过切换开关接地或者连接电源，所述可调电阻模块的第二端连接芯片的ZQ端口；上拉阻抗匹配模块，第一端连接电源；下拉阻抗匹配模块，第一端与所述上拉阻抗匹配模块的第二端电性连接，所述下拉阻抗匹配模块的第二端接地，所述上拉阻抗匹配模块与所述下拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；比较器，正向输入端与所述ZQ端口电性连接，所述比较器的反向输入端连接参考电压，所述比较器的输出端分别与所述上拉阻抗匹配模块的控制端和所述下拉阻抗匹配模块的控制端电性连接。2.根据权利要求1所述的ZQ校准电路，其特征在于，所述可调电阻模块包括相互串联的n个电阻单元，第i+1个电阻单元的阻值为第i个电阻单元的阻值的一半，且第2～n个电阻单元分别与一开关并联，其中n为大于1的正整数，i为正整数。3.根据权利要求2所述的ZQ校准电路，其特征在于，第i个电阻单元包括2
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‑1个相互并联的基准电阻。4.根据权利要求3所述的ZQ校准电路，其特征在于，所述基准电阻的阻值为120～240Ω。5.根据权利要求3或4所述的ZQ校准电路，其特征在于，所述基准电阻的阻值为160Ω，n的值为8。6.根据权利要求2所述的ZQ校准电路，其特征在于，所述上拉阻抗匹配模块包括：第一MOS管组，第一端连接电源，所述第一MOS管组的第二端与所述下拉阻抗匹配模块的第一端电性连接，所述第一MOS管组与所述下拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；第一逻辑控制单元，输入端与所述比较器的输出端电性连接，所述第一逻辑控制单元的输出端与所述第一MOS管组的控制端电性连接。7.根据权利要求6所述的ZQ校准电路，其特征在于...

【专利技术属性】
技术研发人员：王大志，
申请(专利权)人：广州匠芯创科技有限公司，
类型：发明
国别省市：