用于感兴趣的半导体材料在硅衬底上的异质集成的工艺制造技术

本发明专利技术涉及一种用于感兴趣的半导体材料在硅衬底(1)上的异质集成的工艺，包括：

【技术实现步骤摘要】
用于感兴趣的半导体材料在硅衬底上的异质集成的工艺


[0001]本专利技术属于半导体材料在硅衬底上的异质集成的领域，并且更确切地涉及半导体(IV-IV、III-V、II-VI、2D材料等)通过外延在硅衬底上的单片异质集成。
[0002]在本专利技术的众多应用中，可以提及微电子学、光子学、传感器、与射频相关的技术、微系统(MEMS)、物联网部件、以及更广泛地涉及“超越摩尔定律”应用或衍生技术的任何事物，即在同一硅芯片上集成若干功能的技术。

技术介绍

[0003]硅(Si)是信息技术应用中最广泛的半导体，并且在微电子和纳米电子行业占据主导地位。其高度成熟的集成电路(IC)制造技术在微型化和性能增强方面取得了惊人的进步。
[0004]此外，诸如IV-IV、III-V、II-VI半导体和2D材料的其他半导体可以具有与硅的电子和/或光学特性互补的电子和/或光学特性。
[0005]IV-IV半导体是由元素周期表第IV列中的几种元素制成的复合半导体，这几种元素例如：Si、Ge、C。可以提及的IV-IV半导体的示例包括：SiC、SiGe等。
[0006]III-V半导体是由元素周期表第III列中的一种或多种元素(例如Al、Ga、In)和元素周期表中第V列中的一种或多种元素(例如：As、Sb、N、P)制成的复合半导体。可以提及的III-V半导体的示例包括：GaAs、GaSb、GaN、AlN、InP等。
[0007]II-VI半导体是由元素周期表第II列中的一种或多种元素(例如Cd)和元素周期表的硫族(第VI列)中的一种或多种元素(例如：S、Se、Te)制成的复合半导体。可以提及的II-VI半导体的示例包括：CdS、CdSe、CdTe。
[0008]III-V半导体尤其是光电子器件的首选材料。大多数III-V半导体具有直接能带结构，这意味着比间接带隙半导体(例如硅(Si)和锗(Ge))更好的光子发射和吸收。因此，诸如LED和激光器的发光器件主要基于III-V材料。同样，光吸收器件(例如光电探测器、传感器和部件)从III-V材料的光电子特性中受益。此外，大量的III-V材料具有高载流子(电子、空穴)迁移率，从而能够生产高性能逻辑单元和射频(RF)晶体管。
[0009]术语“2D材料”是指由几个原子厚(通常最多10个原子)的薄片组成的材料。这些材料是电子饱和的。因此，这些薄片中的若干薄片的堆叠通过范德华键而发生。在2D材料中，有些是半导体。它们的极低的厚度导致非常不寻常的电子和光电子特性。
[0010]感兴趣的半导体(IV-IV、III-V、II-VI、2D材料等)通过外延在硅衬底上的单片异质集成是向基于硅的高度成熟技术的CMOS(互补金属氧化物半导体)集成电路增加新颖功能(电子、光学、机械、传感器、生物等)的非常有希望的方式，从而开辟了广泛的应用和功能领域。
[0011]单片异质集成涉及通过外延在硅衬底上直接沉积半导体材料(IV-IV、III-V、II-VI、2D材料等)的层。
[0012]但是，硅衬底上的外延会带来许多困难，主要问题是：
[0013]-硅与要外延生长的半导体材料之间的热膨胀系数的差异，其可能导致外延半导体层的变形，这可能引起衬底的弯曲，甚至在外延层中产生裂纹；
[0014]-要外延生长的半导体材料与在外延层中引起约束的硅之间的晶格参数的差异，这些约束通过在外延层与硅之间的界面处形成位错的晶体缺陷的产生而弛豫。这些位错可能在外延层中传播(显露位错或穿透位错((多个)TD))；
[0015]-硅与外延层之间的极性的差异可能导致形成平面缺陷、反相壁。
[0016]在界面处产生的这些晶体缺陷是外延材料的电子和光学性质严重下降的根源。
[0017]在这些缺陷中，穿透位错是目前最难克服的缺陷。
[0018]在文献中提出了几种用于外延生长具有良好晶体质量的半导体材料层的解决方案。解决方案通常包括在掩模中选择性地外延生长半导体层，该掩模包括预构造在硅衬底上的电介质图案(通常由SiO2制成)。这些解决方案的通用名称为“选择性区域外延”(SAE)或“选择性区域生长”(SAG)。通常通过MOCVD来沉积半导体层。SAE解决方案具有以下优点：
[0019]-生长仅在图案之间的开口区域(称为“沟槽”)中出现(显露在Si表面上)；因此，半导体材料可以仅沉积在感兴趣的区域中，这对于与基于Si的器件的共同集成而言非常重要；
[0020]-材料在非常狭窄的孔中的沉积导致位错的减少，位错被掩模的图案的壁捕获；
[0021]-由热膨胀系数的差异引起的衬底的曲率与层中裂纹的出现可以被衰减。
[0022]这些解决方案的若干变型在Kunert B.等人的出版物How to control defect formation in monolithic III/V hetero-epitaxy on(100)Si？A critical review on current approaches(如何控制(100)Si上的单片III/V异质外延中的缺陷形成？对当前方法的严格审查)(2018Semicond.Sci.Technol.33 093002)中给出。
[0023]第一种变型包括在电介质沟槽中生长材料。通过缩写ART而获知第一种变型，其意味着高宽比捕获，如图1所示。如果对应于掩模的高度(h)除以沟槽的宽度(l)的高宽比(AR)是足够的，ART包括通过电介质掩模(SiO2)的壁来捕获III-V半导体层的穿透位错。该第一种变型实施起来相对简单，但是其主要限制在于，平行于沟槽的穿透位错不会被壁捕获。因此，穿透位错的密度仍然较高，最好的结果是饱和值约为107cm-2
。
[0024]例如，专利FR 3010828涉及一种用于在硅基或锗基半导体衬底上制造III-V半导体材料图案的工艺，其包括：在衬底表面上产生生长掩模的步骤和在掩模图案之间生长III-V材料的图案的步骤。对于该生长步骤，确定优化的参数以生长具有被捕获的穿透位错的III-V材料，从而产生具有低位错密度的良好晶体质量的层。
[0025]根据术语“电介质管中的生长”获知第二种变型，其也称为TASE，意味着模板辅助的选择性外延，如图2A和图2B所示。
[0026]第三种变型被称为CELO，其在原理上与TASE类似，意味着有限外延横向过度生长，如图3所示。它包括首先在沟槽中生长材料(以与ART相同的方式)，然后迫使该层通过第二限制(这次是在高度方向)而横向生长，从而包封该层。因此，将水平ART添加到垂直ART。该第二限制使得可以捕获未被沟槽的壁阻挡的残余TD。
[0027]尽管第二和第三种变型可以捕获更多(或甚至绝大多数)穿透错位，从而减少穿透错位的密度，但是它们仍然有缺点：
[0028]-用于构造衬底的技术工艺实施起来非常费力，特别是要执行大量步骤；-由于外
延材料与电介质之间的接触面非常大，因此电介质必须具有非常好的质量以避免缺陷；<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于感兴趣的半导体材料在硅衬底(1)上的异质集成的工艺，其特征在于，所述工艺包括：-结构化所述衬底的步骤，其包括在所述硅衬底(1)的表面上产生生长掩模(2)的步骤，所述生长掩模包括多个掩模图案(20)，两个掩模图案被其中暴露出所述硅衬底(1)的沟槽(21)分隔开；-形成由2D材料制成的二维缓冲层(5)的步骤，所述缓冲层在其自由表面上没有侧键，并且选择性地形成在至少一个沟槽(21)中的[111]取向的硅平面(3)上，形成缓冲层的所述步骤在所述结构化步骤之后执行，并通过有机金属气相沉积(MOCVD)技术执行；-在所述缓冲层(5)上形成感兴趣的半导体材料的至少一层(61、62)的步骤。2.根据权利要求1所述的工艺，所述感兴趣的半导体材料是IV-IV、III-V、II-VI半导体材料和/或2D半导体材料。3.根据权利要求1和2中任一项所述的工艺，所述掩模图案由电介质材料制成。4.根据权利要求1-3中任一项所述的工艺，所述硅衬底(1)是[001]取向的硅(Si(001))衬底，并且所述结构化步骤还包括在所述硅衬底(1)中形成[111]取向的至少一个硅刻面(31、32)的步骤，以便至少形成[111]取向的硅平面(3)，所述刻面通过沟槽(21)产生。5.根据权利要求4所述的工艺，所述刻面具有相对于所述衬底的其中形成所述刻面的表面具有小于90
°
的角度的倾斜表面。6.根据权利要求5所述的工艺，在沟槽(21)中形成[111]取向的两个硅刻面(31、32)，每个刻面具有相对于所述衬底的其中形成所述刻面的表面具有小于90
°
的角度的倾斜表面。7.根据前述权利要求中任一项的工艺，还包括：-钝化步骤，其包括将镓和硒的原子双平面沉积到[111]取向的所述硅平面(3)上，以便在所述平面上形成硅-镓-硒钝化表面(4)。8.根据权利要求7的工艺，所述钝化步骤是在所述结构化步骤与形成所述缓冲层(5)的步骤之间执行的。9.根据权利要求7和8中任一项所述的工艺，其中，形成至少一个缓冲层...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：国立科学研究中心格勒诺布尔阿尔卑斯大学，
类型：发明
国别省市：