一种3D堆叠芯片的安全认证系统、方法技术方案

本发明专利技术提供了一种3D堆叠芯片的安全认证系统、方法，安全认证系统包括仲裁器PUF电路和上下堆叠的第一芯片和第二芯片，所述第一芯片和所述第二芯片通过TSV通路关联，仲裁器PUF电路包括两条平行的信号通路，两条所述信号通路的结构对称且在所述信号通路上间隔设置通路选择开关，在通路选择开关之间连接所述TSV通路，两条信号通路连接同一信号输入端，输出端连接仲裁器。本发明专利技术基于TSV的制造偏差来设计PUF，利用TSV的RC特性产生不同的激励

【技术实现步骤摘要】
一种3D堆叠芯片的安全认证系统、方法


[0001]本专利技术属于安全认证
，涉及一种3D堆叠芯片的安全认证系统、方法，尤其涉及一种基于仲裁器PUF电路的3D堆叠芯片的安全认证系统、方法。

技术介绍

[0002]目前，随着晶体管尺寸减小至5nm，摩尔定律逐渐失效。为了延续摩尔定律，业界转向3D堆叠方向发展，通过将芯片进行3D堆叠，提高芯片的性能，减小芯片的面积。芯片进行3D堆叠有多种方式，比如通过wire
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bond堆叠或者硅通孔(Through silicon via，TSV)堆叠等。其中，通过TSV堆叠的芯片首先对硅芯片进行刻蚀形成微孔，然后填充铜、钨、多晶硅等导电物质，实现硅通孔的垂直电气互连。TSV技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现芯片间的低功耗，高速通讯，增加宽带和实现器件集成的小型化。
[0003]物理不可克隆函数(Physical Unclonable Functions，PUF)作为一种新型信息安全保护技术，利用集成电路的制造偏差作为芯片唯一性的识别“指纹”，可用于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D堆叠芯片的安全认证系统，其特征在于，所述安全认证系统包括仲裁器PUF电路和上下堆叠的第一芯片和第二芯片，所述第一芯片和所述第二芯片通过TSV通路关联，所述仲裁器PUF电路包括两条平行的信号通路，两条所述信号通路的结构对称且在所述信号通路上间隔设置通路选择开关，所述通路选择开关之间连接所述TSV通路，两条所述信号通路连接同一信号输入端，输出端连接仲裁器。2.如权利要求1所述的安全认证系统，其特征在于，所述选择开关包括多路选择器MUX1和多路选择器MUX2，所述多路选择器MUX1和多路选择器MUX2均包括通路0和通路1。3.如权利要求1所述的安全认证系统，其特征在于，所述仲裁器为上升沿触发的D触发器，所述D触发器包括数据信号端口D和时钟信号端口C，所述数据信号端口D和时钟信号端口C分别连接两条所述信号通路。4.一种3D堆叠芯片的安全认证方法，采用如权利要求1
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3所述的3D堆叠芯片的安全认证系统，其特征在于，所述安全认证方法包括：对仲裁器PUF电路施加激励信号，基于不同的3D堆叠芯片生成不同的激励
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响应数据；上传所述激励
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响应数据至数据中心；在芯片使用前对芯片进行激励
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响应验证，得到验证数据并与所述数据中心的激励
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响应数据进行比对，完成芯片安全验证。5.如权利要求4所述的安全验证方...

【专利技术属性】
技术研发人员：殷中云，朱晓锐，唐越，郑伟坤，苏通，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：