存储器的行译码器制造技术

本申请提供一种存储器的行译码器，其主要结构在于，选择译码器、前置译码器与主译码器为多对多译码器结构，选择译码器与前置译码器受控于放电信号控制线以进行选址信号的输出或清除，驱动模块设置于选择译码器的输出端以调节所有字线驱动电路的选址与读/写控制电位，其各个输出连接对应字线驱动电路。通过选择译码器、前置译码器与主译码器依据输出选址信号，结合驱动模块转换读/写操作电位，及时序模块协调多个三态门传输电路的信号延迟，在缩减组件架构的行译码器结构下，实现字线驱动电路对字线数据的选择和控制。此行译码器具有结构简单、制造成本低、可靠性高等优点。可靠性高等优点。可靠性高等优点。

【技术实现步骤摘要】
存储器的行译码器


[0001]本专利技术涉及存储器
，特别是关于存储器的行译码器。

技术介绍

[0002]行译码器电路是将多位输入信号转换成多位输出信号，从而达到选中存储器阵列单元字线目的。就磁阻随机存储器(MRAM)的非易失存储器而言，为了实现可靠的操作，在写操作时，由于磁隧穿结(MTJ)从高阻转换成低阻(或者从低阻转换成高阻)需要较大的驱动电流能力，所以针对写操作时字线一般进行超压处理，即此时所选中单元字线电位较高；而进行读操作时，只需要外部电路将所选中单元MTJ阻值读取出来，即避免重新写数据，又有利于降低功耗，因此针对读操作时字线电位相对于写操作时较低。所以，设计MRAM存储器行译码器电路需要做特殊处理。
[0003]存储器通常使用高压器件可靠地传递高压信号，并搭配电位转换(Level Shift)以及使用高压器件的传输们。随着工艺制程演进，高压器件的尺寸较低压器件的尺寸不成比例压缩，现行作法是首先通过两级译码器，结合相应的512个电位转换电路和传输门，因此阵列字线方向的行译码器电路可能占据大量面积，增加了制造存储器芯片成本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器的行译码器，适用于磁性随机存储器芯片架构，通过行译码器和列译码器的控制连接选中的字线及位线，其特征在于，所述行译码器包括：选择译码器，所述选择译码器的输入端连接第一组位地址线；前置译码器，所述前置译码器的输入端连接第二组位地址线；放电信号控制线，电性连接所述选择译码器与所述前置译码器的控制端；主译码器，其输入端连接所述前置译码器的输出端；所述选择译码器、所述前置译码器与所述主译码器为多对多译码器结构；多个字线驱动电路，每一字线驱动电路包括：电位转换器，连接至所述主译码器的一个输出端，用以将所述主译码器输出的适合核心器件的低逻辑电平信号转换成适合外围器件的高逻辑电平信号；多个三态门传输电路，所述多个三态门传输电路的输入端对应的电性连接所述选择译码器的输出端，所述多个三态门传输电路的地址选择控制端连接所述电位转换器的输出端；时序模块，所述时序模块的输入端电性连接所述多个三态门传输电路的地址选择控制端，所述时序模块的输出端连接所述多个三态门传输电路的字线选择控制端；驱动模块，设置于所述多个选择输出端与所述多个字线驱动电路之间，依据控制信息切换所述选择译码器的各个输出电压在不同电位；其中，所述前置译码器与所述选择译码器依据所述放电信号控制线的电位进行输出选址信号或清除选址信号，所述主译码器依据所述前置译码器输出选址信号驱动选取字线驱动电路，及所述选取字线驱动电路通过所述选择译码器与所述驱动模块的输出信息，令所述选取字线驱动电路的三态门传输电路进行位字线数据的读取或写入操作；所述时序模块协调所述多个三态门传输电路的地址选择控制端与字线选择控制端的信号时序延迟于一延迟值以内。2.如权利要求1所述存储器的行译码器，其特征在于，所述放电信号控制线输出有效控制信号时，所述前置译码器的输出端皆输出低电位，所述主译码器受控而使所有输出端输出高电位，以将所有字线拉低至低电位。3.如权利要求1所述存储器的行译码器，其特征在于，当所述放电信号控制线输出无效控制信号时，所述前置译码器依据所述第二组位地址线提供的位地址线信号控制所述主译码器，以驱动对应字线驱动电路，所述对应字线驱动电路的电位转换器输出高电位。4.如权利要求1所述存储器的行译码器，其特征在于，当所述放电信号控制线输出无效控制信号时，所述选择译码器依据所述第一组位地址线提供...

【专利技术属性】
技术研发人员：何伟伟，戴瑾，
申请(专利权)人：上海磁宇信息科技有限公司，
类型：发明
国别省市：